半导体装置

本申请基于且主张2021年8月2日在日本申请的第2021-126615号日本专利申请案的优先权的权益，所述申请案的全部内容以引用的方式并入本文中。

技术领域

本文中所描述的实施例大体上涉及半导体装置。

背景技术

在半导体装置，特别是半导体存储装置的开发中，存储器单元正被小型化以实现更大的容量、更低的成本等。例如，正在开发其中存储器单元以三维方式布置的三维NAND快闪存储器装置。在三维NAND快闪存储器装置中，其中存储器单元在垂直于字线层表面的方向(所谓的堆叠方向)上彼此连接的NAND串经形成在与电介质层堆叠在一起的字线层中，所述电介质层经内插在所述字线层之间。以这种方式，与其中存储器单元以二维方式布置的情况相比，实现更高的集成度。在三维NAND快闪存储器装置中，当执行蚀刻以在堆叠膜中形成存储器孔时，存在出现在圆周方向上局部蚀刻的一部分(其被称为条纹(垂直条带部分))的问题。因此，在存储器单元的圆周方向上，其中局部发生电场集中的一部分似乎可能使单元特性劣化。

发明内容

一种根据实施例的半导体装置包含多个导电层、沟道主体、存储器膜及高介电常数(高k)膜。所述多个导电层彼此隔开堆叠且在与堆叠方向交叉的方向上呈板形延伸。所述沟道主体包含半导体膜且穿透所述多个导电层。所述存储器膜包含电荷积累膜且经设置在所述多个导电层与所述沟道主体之间。所述高k膜经布置在所述多个导电层与所述存储器膜之间，同时在环绕所述存储器膜的圆周方向上分割。

在后文中，在实施例中，将描述即使当出现条纹时也能够抑制单元特性的劣化的半导体装置。

附图说明

图1是展示根据实施例1的半导体装置的配置的实例的横截面视图；

图2是展示实施例1中的高k膜的布置位置的实例的图；

图3是展示用于制造根据实施例1的半导体装置的方法的主要步骤的流程图；

图4是展示用于制造根据实施例1的半导体装置的方法的一些步骤的横截面视图；

图5是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图6是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图7是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图8A及8B是展示实施例1中的在其中出现条纹的一部分中减薄高k膜之前及之后的实例的图；

图9A及9B是展示实施例1中的在其中不出现条纹的一部分中减薄高k膜之前及之后的实例的图；

图10A及10B是展示实施例1的修改实例中的在其中不出现条纹的一部分中减薄高k膜之前及之后的实例的图；

图11是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图12是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图13是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图；

图14是展示实施例1中的彼此邻近的导电层及电介质层的实例的放大视图；

图15A及15B是展示实施例1中的导电层中的存储器柱横截面及电介质层中的存储器柱横截面的实例的图；

图16是展示实施例1中的单元特性的实例的图；及

图17是展示实施例1中的单元特性的另一实例的图。

具体实施方式

在实施例中，下文将描述三维NAND快闪存储器装置作为半导体装置的实例。在后文中，将参考图给出描述。另外，在每一图中，x、y及z方向彼此垂直，且z方向可被描述为向上或上层方向而相反方向可被描述为向下或下层方向。

实施例1。

图1是展示根据实施例1的半导体装置的配置的实例的横截面视图。在图1中，在根据实施例1的半导体装置中，彼此隔开堆叠的多个导电层10经布置在半导体衬底200(衬底)上方。另外，彼此隔开堆叠的多个电介质层12经布置在半导体衬底200(衬底)上方。多个电介质层12中的每一者经布置在多个导电层10当中的邻近导电层10之间。因此，形成其中交替地堆叠导电层10与电介质层12的堆叠主体。每一层的电介质层12使邻近导电层10彼此绝缘。多个导电层10中的每一层的导电层10充当半导体存储装置中的字线(WL)。

每一层的导电层10是在与多个导电层10的堆叠方向(z方向)交叉的第一方向(y方向)上延伸的板形层。在图1的实例中，展示其中每一导电层10呈板形朝向纸张表面的背面延伸的情况。另外，在图1的实例中，展示存储器单元区域。在后文中，未在每一图中展示字线接触区。在图1的实例中，首先在半导体衬底200上布置电介质层12，且用电介质膜19覆盖最上导电层10。每一层的导电层10通过分离沟槽14而在垂直于作为板形导电层10的纵向方向的第一方向的方向(x方向)上与邻近导电层10分离，所述分离沟槽在稍后所描述的替换步骤中还用作替换沟槽。另外，每一层的导电层10在x方向上彼此邻近的两个分离沟槽14之间形成一个块区。在分离沟槽14中，例如导电部件17经嵌入在充当间隔物的电介质膜18之间。另外，导电部件17的侧部分通过电介质膜18而与每一层的导电层10电分离。另外，导电部件17的底部部分电连接到半导体衬底200以还充当半导体存储装置中的源极线(SL)的触点。

另外，在图1中所展示的存储器单元区中，布置在堆叠方向上穿透由多个导电层10与多个电介质层12形成的堆叠主体的柱状沟道主体21。因此，沟道主体21穿透在堆叠方向上布置的多个导电层10。沟道主体21包含在堆叠主体的堆叠方向上延伸的半导体膜，且例如硅用作所述半导体膜的材料。另外，在存储器单元区中，包含电荷积累膜的存储器膜20经布置在每一导电层10与沟道主体21之间。存储器膜20经布置成圆柱形，其在堆叠方向上穿透多个导电层10与多个电介质层12的堆叠主体以便环绕沟道主体21的整个侧表面。因此，存储器膜20经设置在堆叠主体与沟道主体21之间。从外部来看，存储器膜20包含阻挡电介质膜28、电荷积累膜26及隧道电介质膜24。

另外，在实施例1中，高介电常数(高k)膜22经布置在多个导电层10与多个电介质层12的堆叠主体与存储器膜20之间。高k膜22经布置在多个导电层10与存储器膜20之间，同时在环绕存储器膜20的圆周方向上分割。即，高k膜22的膜厚度取决于环绕存储器膜20的圆周方向上的位置而变化。另外，高k膜22具有在环绕存储器膜20的圆周方向上分割的一或多个部分。

图2是展示实施例1中的高k膜的布置位置的实例的图。当处理在堆叠方向上穿透堆叠主体的存储器孔150时，条纹的出现率趋向于朝向下层增加。出于这个原因，例如，其中不出现条纹的一部分可能出现在上层侧上，而其中出现条纹的一部分可能出现在下层侧上。在此情况下，如图1中所展示，例如定位在条纹的凹部中的高k膜22不布置在上层侧上而是布置在下层侧上。因此，在上层侧上，如图1中所展示，其中未设置高k膜22的一部分存在于环绕存储器膜20的整个圆周方向上。

然而，如图2中所展示，其中不出现条纹的一部分可能出现在其中在z方向上出现条纹的部分之间。在这种情况下，存储器孔150在此部分中的横截面是基本上正圆，且高k膜22不存在于环绕存储器膜20的整个圆周方向上。另外，条纹也可出现在上层侧上。在此情况下，高k膜22也布置在上层侧上的条纹的凹部中。

在每一电介质层12与邻近其的导电层10之间，例如将如稍后描述那样内插例如氧化铝膜的另一高k膜。另外，在存储器膜20或高k膜22与每一导电层10之间也形成氧化铝膜。在图1中，未展示氧化铝膜。另外，还优选的是，例如在每一导电层10与邻近其的电介质层12之间且在每一导电层10与存储器膜20或高k膜22之间内插例如氮化钛(TiN)的势垒金属膜(未展示)。

在其中形成高k膜22的位置处，由充当字线的导电层10、稍后所描述的氧化铝膜(未展示)、高k膜22、存储器膜20及被存储器膜20环绕的沟道主体21的组合形成一个存储器单元。在其中未形成高k膜22的位置处，由充当字线的导电层10、稍后所描述的氧化铝膜(未展示)、存储器膜20及被存储器膜20环绕的沟道主体21的组合形成一个存储器单元。

另外，至少包含多个沟道主体21及环绕每一沟道主体21的存储器膜20的多个存储器柱经布置在一个层的导电层10中。在图1的实例中，展示其中由沟道主体21及存储器膜20形成的四个存储器柱沿字线(导电层10)的宽度方向(x方向)布置在一个块区中的情况。每一存储器单元经形成在其中在如上文所描述那样穿透多个导电层10的堆叠主体的多个存储器柱当中的一个存储器柱与每一层的导电层10交叉的位置处，且一个NAND串是由多个存储器单元形成，其中在与导电层10的相交点处由同一存储器柱形成的存储器单元彼此连接。另外，多个导电层10的最下层侧或最上层侧上的导电层10可用作半导体存储装置中的选择栅极线(SG)，且选择晶体管可经设置在其中导电层10与存储器柱彼此交叉的位置处。

例如，每一沟道主体21的一端经连接到堆叠主体上方的层中的不同位线触点及不同位线(未展示)。每一沟道主体21的另一端经连接到半导体衬底200作为例如堆叠主体下方的层中的共同源极区。另外，每一柱状沟道主体21可经形成为具有圆柱结构，其中半导体膜具有底部部分，且使用电介质材料的芯部分可经布置在柱状沟道主体21中。

图3是展示用于制造根据实施例1的半导体装置的方法的主要步骤的流程图。在图3中，在用于制造根据实施例1的半导体装置的方法中，执行堆叠膜形成步骤(S102)、开口形成步骤(S104)、高k膜形成步骤(S106)及减薄步骤(S108)、存储器膜形成步骤(S110)、沟道膜形成步骤(S112)、电介质膜形成步骤(S114)及替换步骤(S116)的一系列步骤。

图4是展示用于制造根据实施例1的半导体装置的方法的一些步骤的横截面视图。图4展示图3中的堆叠膜形成步骤(S102)。稍后将描述后续步骤。

在图4中，作为堆叠膜形成步骤(S102)，首先，通过使用例如原子层沉积(ALD)或原子层化学气相沉积(ALCVD)方法或化学气相沉积(CVD)方法而在半导体衬底200上交替地堆叠电介质层12与牺牲膜层30。在图4的实例中，展示其中首先在半导体衬底200上形成电介质层12且接着交替地堆叠牺牲膜层30与电介质层12的情况。通过此步骤，形成其中交替地堆叠多个牺牲膜层30中的每一层的牺牲膜层30与多个电介质层12中的每一层的电介质层12的堆叠膜(堆叠主体)。

例如，优选使用氮化硅膜(SiN膜)作为用于牺牲膜层30的牺牲膜。另外，例如，优选使用氧化硅膜(SiO

图5是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图5展示图3中的开口形成步骤(S104)。稍后将描述后续步骤。

在图5中，作为开口形成步骤(S104)，形成多个开口(存储器孔150)，每一开口具有例如圆形横截面且从上方穿透堆叠膜，例如堆叠膜的最上层的牺牲膜层30。

具体来说，在其中通过例如抗蚀剂涂覆步骤及曝光步骤(未展示)等的光刻步骤在牺牲膜层30上形成抗蚀剂膜的状态下，通过使用各向异性蚀刻方法移除经曝光牺牲膜层30以及定位在所述牺牲膜层30下方的牺牲膜层30与电介质层12的堆叠膜。因此，可基本上垂直于牺牲膜层30的表面形成存储器孔150。例如，可通过使用反应离子蚀刻(RIE)方法而形成存储器孔150。另外，在实施例1中，形成堆叠膜使得牺牲膜层30及电介质层12的牺牲膜层30是经曝光表面，且实施例不限于此。还优选的是，形成堆叠膜使得电介质层12是经曝光表面。

当执行此蚀刻时，存在在圆周方向上局部蚀刻的一部分，被称为条纹(垂直条带部分)，出现在存储器孔150的内壁上的问题。条纹具有最大直径与最小直径之间的差朝向下层侧增大的趋势。然而，如图2中所展示，其中不出现条纹的一部分可能出现在其中出现条纹的部分之间。另外，条纹也可能出现在上层侧上。在此，在其中不出现条纹的一部分中，可形成具有存储器孔150的基本上正圆横截面的开口。在其中出现条纹的所述部分中，存储器孔150的横截面不会变成基本上正圆，且形成相对于具有所要直径的壁表面向内突出的多个突出部分及不突出的多个凹进部分。

当在这种状态下形成阻挡电介质膜28时，根据条纹的不均匀形状以基本上恒定的膜厚度形成阻挡电介质膜28。然而，由于在这种情况下阻挡电介质膜28的内圆周形状变成不均匀形状，同样难以将电荷积累膜26及隧道电介质膜24形成为基本上正圆形。在这种情况下，反映存储器孔150的圆周方向上的条纹的不均匀性保留在沟道主体21上以使单元特性劣化。特定来说，单元特性因为在条纹中的尖点处局部地发生电场集中而劣化。

因此，在实施例1中，高k膜22经嵌入在条纹的不均匀形状的凹进部分中。在后文中，将给出特定描述。

图6是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图6展示图3中的高k膜形成步骤(S106)。稍后将描述后续步骤。

在图6中，作为高k膜形成步骤(S106)，通过使用例如CVD方法而沿着每一存储器孔150的侧壁表面形成高k膜22。例如，优选使用氧化铝(Al

图7是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图7展示图3中的减薄步骤(S108)。稍后将描述后续步骤。

在图7中，作为减薄步骤(S108)，通过使用各向同性蚀刻方法而减薄以厚膜厚度形成的高k膜22。

图8A及8B是展示实施例1中的在其中出现条纹的一部分中减薄高k膜之前及之后的实例的图。如图8A中所展示，在形成高k膜22的时间点，高k膜22被形成为厚。通过将高k膜22形成为厚，形成高k膜22之后的孔的侧壁表面的横截面形状接近正圆。另外，在其中出现条纹的所述部分中，通过从这种状态开始的减薄工艺，将高k膜22薄化到例如如图8B中所展示的条纹的最大突出部分(在z方向上的每一位置处的存储器孔150的圆周方向上的最小半径部分)的位置。因此，高k膜22具有在圆周方向上分割的至少一个部分。由于条纹出现在存储器孔150的所要直径区(虚线)的内侧上，例如通过执行形成为厚的高k膜22的膜厚度的减薄，理论上可停止条纹的最大突出部分的位置处的蚀刻。换句话说，当高k膜22在圆周方向上的一些位置处分割时，可停止蚀刻。另外，停止减薄工艺的位置不限于条纹的最大突出部分。停止减薄工艺的位置可为具有第二最大尺寸或更小的条纹的突出部分。替代地，可通过实验等检查减薄高k膜22的膜厚度时的减薄误差，且可在考虑所述误差的位置处停止蚀刻。以这种方式，可使从z方向观察时的存储器孔150的横截面为基本上正圆。

图9A及9B是展示实施例1中的在其中不出现条纹的一部分中减薄高k膜之前及之后的实例的图。如图9A中所展示，在形成高k膜22的时间点，高k膜22被形成为厚。在其中不出现条纹的一部分中，存储器孔150的横截面变成基本上正圆。因此，当高k膜22通过减薄到图8B中所展示的条纹的最大突出部分的位置而薄化时，高k膜22消失，如图9B中所展示。

图10A及10B是展示实施例1的修改实例中的在其中不出现条纹的一部分中减薄高k膜之前及之后的实例的图。图10A及10B展示当存储器孔150被形成为椭圆时的实例。如图10A中所展示，在形成高k膜22的时间点，高k膜22被形成为厚。通过将高k膜22形成为厚，形成高k膜22之后的孔的侧壁表面的横截面形状接近正圆。另外，在其中不出现条纹的一部分中，存储器孔150的横截面是椭圆。因此，当高k膜22通过减薄到图8B中所展示的条纹的最大突出部分的位置而薄化时，高k膜22保留在椭圆的长轴部分中且短轴部分中的高k膜22消失，如图10B中所展示。因此，可使开口的横截面为基本上正圆。

图11是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图11展示图3中的存储器膜形成步骤(S110)及沟道膜形成步骤(S112)。稍后将描述后续步骤。

在图11中，作为存储器膜形成步骤(S110)，在每一存储器孔150中形成存储器膜20。如图1中所展示，存储器膜20包含阻挡电介质膜28、电荷积累膜26及隧道电介质膜24。在后文中，将具体地描述存储器膜形成步骤(S110)中的内部步骤。

作为阻挡膜形成步骤，通过使用例如ALD方法、ALCVD方法或CVD方法而沿着每一存储器孔150的侧壁表面形成阻挡电介质膜28。阻挡电介质膜28是用于抑制电荷积累膜26与导电层10之间的电荷流动的膜。使用与牺牲膜层30及高k膜22的材料不同的材料作为阻挡电介质膜28的材料。例如，优选使用SiO

阻挡电介质膜28以所要膜厚度保形地形成以便具有基本上恒定的膜厚度。由存储器孔150的侧壁的条纹产生的不均匀性嵌入有高k膜22。因此，存储器孔150的横截面被形成为基本上正圆。因此，通过保形地形成阻挡电介质膜28，阻挡电介质膜28的内及外圆周横截面可被形成为基本上正圆。在此，在其中形成高k膜22的位置处，通过阻挡电介质膜28与高k膜22的组合而获得绝缘效果。然而，阻挡电介质膜28与高k膜22的组合可使等效氧化物厚度(EOT)小于其中用SiO

接着，作为电荷积累膜形成步骤，通过使用例如ALD方法、ALCVD方法或CVD方法而沿着每一存储器孔150中的阻挡电介质膜28的侧壁表面形成电荷积累膜26。电荷积累膜26是含有能够存储电荷的材料的膜。使用电荷捕获膜或浮动栅极膜作为电荷积累膜26。例如，优选使用SiN作为电荷积累膜26的材料。在这种情况下，沿着阻挡电介质膜28的内壁表面布置成圆柱形的电荷积累膜26可被形成为存储器膜20的一部分。电荷积累膜26是以所要膜厚度保形地形成。阻挡电介质膜28的内圆周横截面被形成为基本上正圆。因此，通过保形地形成电荷积累膜26，电荷积累膜26的内及外圆周横截面可被形成为基本上正圆。

接着，作为隧道电介质膜形成步骤，通过使用例如ALD方法、ALCVD方法或CVD方法而沿着每一存储器孔150中的电荷积累膜26的侧壁表面形成隧道电介质膜24。隧道电介质膜24是绝缘的且在施加预定电压时允许电流流动的电介质膜。例如，优选使用SiO

接着，作为沟道膜形成步骤(S112)，通过使用例如ALD方法、ALCVD方法或CVD方法而沿着每一存储器孔150中的隧道电介质膜24的内壁表面以柱形形成充当沟道主体21的沟道膜。例如，使用例如多晶硅或单晶硅的半导体材料作为沟道膜的材料。例如，优选的是，使用掺杂有杂质的硅。在这种情况下，沟道主体21可沿着隧道电介质膜24的整个内壁表面形成为柱形。

图12是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图12展示图3中的电介质膜形成步骤(S114)。稍后将描述后续步骤。

在图12中，作为电介质膜形成步骤(S114)，通过使用例如ALD方法、ALCVD方法或CVD方法而在其中形成存储器膜20及沟道主体21的堆叠膜上形成电介质膜19。例如，优选使用SiO

图13是展示用于制造根据实施例1的半导体装置的方法的其它一些步骤的横截面视图。图13展示图3中的替换步骤(S116)。

在图13中，作为替换步骤(S116)，用导电层10替换堆叠牺牲膜层30。具体来说，用导电层10替换堆叠牺牲膜层30如下。首先，通过使用各向异性蚀刻方法而在电介质膜19与定位在电介质膜19下方的牺牲膜层30及电介质层12的堆叠膜中形成替换凹槽。接着，通过使用湿式蚀刻方法(例如，热磷酸处理)的蚀刻而穿过替换凹槽移除每一层的牺牲膜层30。替换凹槽沿x方向形成在图13中所展示的堆叠膜的两侧上。通过蚀刻，在相应层的电介质层12之间形成空间。在存储器单元区中，在堆叠方向上延伸以便与每一层的电介质层12交叉的存储器膜20及沟道主体21充当支撑部件(柱)，使得可支撑每一层的电介质层12以免塌陷。

接着，通过使用CVD方法而穿过替换凹槽在相应层的电介质层12之间的空间中形成氧化铝(Al

接着，通过使用CVD方法而穿过替换凹槽在相应层的电介质层12之间的空间中嵌入充当字线的导电材料，由此形成导电层10。优选的是，使用钨(W)、钼(Mo)、钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钛(Ti)或其组合作为导电层10的导电材料。在此，将描述其中使用W的情况。还优选的是，首先在电介质层12之间的空间中形成势垒金属膜且接着嵌入W。如上文所描述，可形成图1中所展示的三维NAND快闪存储器装置的存储器单元区。

图14是展示实施例1中的彼此邻近的导电层及电介质层的实例的放大视图。另外，在图14的实例中，展示使用例如电介质材料的芯部分27经布置在沟道主体21内部的情况。在替换步骤(S116)中，通过例如热磷酸移除牺牲膜层30。当氧化铝用作高k膜22时，通过磷酸蚀刻氧化铝。然而，蚀刻速率比牺牲膜层30的蚀刻速率慢。由于这个原因，当移除牺牲膜层30时，通过蚀刻而移除高k膜22的暴露于对应于牺牲膜层30的堆叠方向位置的一部分。因此，如图14中所展示，在条纹的凹进部分处形成在导电层10与存储器膜20之间的高k膜22的膜厚度小于布置在堆叠方向上彼此邻近的电介质层12与存储器膜20之间的高k膜22的膜厚度。

另外，本文中的对热磷酸的耐受性按阻挡电介质膜28、高k膜22及牺牲膜层30的顺序变高。由于这个原因，当通过热磷酸而移除牺牲膜层30时，暴露于条纹的突出部分的阻挡电介质膜28还具有保护电荷积累膜26免受热磷酸影响的功能且因此，与高k膜22不同，几乎没有后退。

图15A及15B是展示实施例1中的导电层中的存储器柱横截面及电介质层中的存储器柱横截面的实例的图。图15A及15B两者展示从上方(z方向)观察的横截面。图15A展示对应于导电层10的堆叠方向位置处的存储器柱的横截面的实例。图15B展示对应于电介质层12的堆叠方向位置处的存储器柱的横截面的实例。在替换步骤(S116)中，在移除牺牲膜层30之后，在嵌入导电材料之前的空间中形成Al

在其中分割高k膜22的一部分中，Al

如图15A中所展示，当高k膜22在圆周方向上部分分割时，在存储器单元的操作期间电荷可通过阻挡电介质膜28从导电层10转移到电荷积累膜26。由于这个原因，通过形成Al

在此，当Al

图16是展示实施例1中的单元特性的实例的图。在图16中，垂直轴指示阈值电压Vth。水平轴指示写入电压Vpgm及擦除电压Vera。比较实例1(曲线图D)展示其中不出现条纹、存储器孔的横截面是基本上正圆且阻挡电介质膜由SiO

另一方面，在实施例1中，其中出现条纹的存储器孔150的壁表面上的凹进部分嵌入有高k膜22，且具有基本上正圆横截面的阻挡电介质膜28以基本上恒定的膜厚度形成在高k膜22内部。在实施例1的配置中，在其中高k膜22的介电常数k是10的情况(曲线图B)及其中高k膜22的介电常数k是25的情况(曲线图C)两者下可获得与比较实例1中相同的写入特性。另外，在实施例1中，当介电常数k是10时(曲线图B)，可获得与比较实例1中相同的擦除特性。另外，在实施例1中，当介电常数k是25(曲线图C)时，可使擦除时的阈值电压低于比较实例1中的阈值电压。

当如实施例1中那样将高k膜22嵌入在条纹的凹进部分中时，可使条纹的凹进部分中的EOT小于比较实例2的情况。由于这个原因，可接近比较实例1中的SiO

图17是展示实施例1中的单元特性的另一例的图。在图17中，垂直轴指示阈值电压Vth。水平轴指示写入电压Vpgm及擦除电压Vera。在图17中，水平轴上的值与图16中的值不匹配。图17展示其中不出现条纹、存储器孔的横截面是基本上正圆且阻挡电介质膜由SiO

当阻挡电介质膜由Al

如上文所描述，根据实施例1，即使在存储器孔的处理期间出现条纹时，也能够抑制单元特性的劣化。

上文已参考特定实例描述实施例。然而，实施例不限于这些特定实例。例如，存储器柱可具有2层级结构，其中形成在呈两级堆叠的下堆叠主体及上堆叠主体中的存储器孔在z方向上彼此连接且沟道主体21及存储器膜20经设置在所连接存储器孔中。另外，除如图2中所展示的其中底表面的直径小于顶表面的直径的锥形之外，存储器柱还可具有在顶表面与底表面之间的预定高度位置处直径增大的弓形形状。

另外，在图1的实例中，存储器单元区经布置在半导体衬底200，例如硅晶片上。然而，包含存储器单元区及字线接触区的堆叠主体可经堆叠在布置在衬底上的外围电路上方，或可经接合到其上布置有外围电路的衬底。

另外，对于每一膜的膜厚度、开口的尺寸及形状、开口的数目等，可适当地选择及使用半导体集成电路及各种半导体元件所需的参数。

另外，所属领域的技术人员可适当地重新设计包含实施例的元件的所有半导体装置，且制造所述半导体装置的方法被包含在实施例的范围内。

另外，为了简化解释，省略半导体工业中通常使用的方法，例如处理之前及之后的光刻工艺及清洁，当然也可包含这些方法。

尽管已描述某些实施例，但是这些实施例仅以实例方式呈现，且并不意在限制本发明的范围。实际上，本文中所描述的新方法及装置可以多种其它形式体现；此外，在不脱离本发明的精神的情况下，可对本文中所描述的方法及装置的形式进行各种省略、置换及改变。所附权利要求书及它们的等效物意在涵盖如将落入本发明的范围及精神内的此类形式或修改。