显示面板及其制备方法、显示装置

技术领域

本文涉及但不限于显示技术领域，尤指一种显示面板及其制备方法、显示装置。

背景技术

有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。随着显示技术的不断发展，显示设备上通常会安装摄像头来满足拍摄需求。

发明内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

本公开实施例提供一种显示面板及其制备方法、显示装置。

一方面，本公开实施例提供一种显示面板，包括：衬底基板、电路结构层和发光结构层。衬底基板包括第一显示区和位于第一显示区至少一侧的第二显示区。电路结构层位于衬底基板上，包括位于第二显示区的多个第一像素电路和多个第二像素电路以及从第二显示区延伸至第一显示区的多条连接线。发光结构层位于电路结构层远离衬底基板的一侧，包括位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路通过至少一条连接线与多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光。多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接，配置为驱动所述至少一个第二发光元件发光。所述多条连接线在所述衬底基板的正投影与所述多个第二发光元件的阳极在所述衬底基板的正投影没有交叠。

在一些示例性实施方式中，所述多个第一像素电路与所述多个第一发光元件在所述衬底基板的正投影没有交叠。

在一些示例性实施方式中，所述多条连接线在所述衬底基板的正投影形成网格图案。

在一些示例性实施方式中，所述多条连接线采用透明导电材料。

在一些示例性实施方式中，在所述第二显示区内，所述多个第一像素电路位于所述多个第二像素电路远离所述第一显示区的一侧。

在一些示例性实施方式中，所述第二显示区沿第一方向位于所述第一显示区的至少一侧，所述多个第一像素电路沿所述第一方向位于所述多个第二像素电路远离所述第一显示区的一侧。

在一些示例性实施方式中，所述多个第一像素电路间隔分布于所述多个第二像素电路之间。

在一些示例性实施方式中，所述至少一个第二发光元件的阳极在所述衬底基板的正投影与所连接的第二像素电路在所述衬底基板的正投影存在交叠。

在一些示例性实施方式中，在垂直于所述显示面板的方向上，所述电路结构层包括：依次设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层；所述多条连接线位于所述第三导电层。

在一些示例性实施方式中，所述多个第一像素电路沿第一方向位于所述多个第二像素电路远离所述第一显示区的一侧，所述第四导电层包括：沿第二方向延伸的信号线，所述第一方向与所述第二方向交叉。

在一些示例性实施方式中，所述第四导电层的信号线包括：沿第二方向延伸的多个电源连接段；所述第三导电层包括：电源搭接岛，相邻电源连接段通过所述电源搭接岛电连接。

在一些示例性实施方式中，所述半导体层包括：所述多个第一像素电路和多个第二像素电路的晶体管的有源层；所述第一导电层包括：所述多个第一像素电路和多个第二像素电路的晶体管的栅极和存储电容的第一电容极板；所述第二导电层包括：所述多个第一像素电路和多个第二像素电路的存储电容的第二电容极板；所述第三导电层包括：多个搭接岛，配置为实现晶体管之间的电连接以及晶体管与沿第一方向延伸的信号线的电连接。

在一些示例性实施方式中，所述显示面板还包括：位于所述发光结构层远离所述衬底基板一侧的封装结构层以及位于所述封装结构层远离所述衬底基板一侧的触控结构层，所述触控结构层包括多个触控电极，所述多个触控电极包括金属网格图案。所述触控结构层的金属网格图案在所述衬底基板的正投影覆盖所述多条连接线在所述衬底基板的正投影。

在一些示例性实施方式中，所述多条连接线在所述衬底基板的正投影与未连接的第一发光元件的阳极在所述衬底基板的正投影没有交叠。

另一方面，本公开实施例提供一种显示装置，包括如上所述的显示面板。

另一方面，本公开实施例提供一种显示面板的制备方法，用于制备如上所述的显示面板，所述制备方法包括：在衬底基板上制备电路结构层，所述电路结构层包括位于第二显示区的多个第一像素电路、多个第二像素电路以及从第二显示区延伸至第一显示区的多条连接线，第二显示区位于第一显示区的至少一侧；在电路结构层远离衬底基板一侧的发光结构层，所述发光结构层包括：位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路通过至少一条连接线与多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动至少一个第一发光元件发光；多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接，配置为驱动至少一个第二发光元件发光。所述多条连接线在所述衬底基板的正投影与所述多个第二发光元件的阳极在所述衬底基板的正投影没有交叠。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。

图1为本公开至少一实施例的显示面板的示意图；

图2为本公开至少一实施例的像素电路的等效电路图；

图3为图2提供的像素电路的工作时序图；

图4为本公开至少一实施例的显示面板的局部示意图；

图5为本公开至少一实施例的第一像素电路的平面示意图；

图6为图5中沿Q-Q’方向的局部剖面示意图；

图7为图5中形成半导体层后的第二显示区的局部示意图；

图8为图5中形成第一导电层后的第二显示区的局部示意图；

图9为图5中形成第二导电层后的第二显示区的局部示意图；

图10为图5中形成第三绝缘层后的第二显示区的局部示意图；

图11为图5中形成第三导电层后的第二显示区的局部示意图；

图12为图5中形成第四绝缘层后的第二显示区的局部示意图；

图13为本公开至少一实施例的连接线的延伸示意图；

图14为本公开至少一实施例的触控结构层的架构示意图；

图15为本公开至少一实施例的金属网格形式的触控电极的结构示意图；

图16为本公开至少一实施例的显示面板的另一局部示意图；

图17为本公开至少一实施例的显示装置的示意图。

具体实施方式

下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。

在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。

在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。

在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。

在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。

在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。

本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。

本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”是指数值相差10％以内的情况。

在本说明书中，A沿着B方向延伸是指，A可以包括主体部分和与主体部分连接的次要部分，主体部分是线、线段或条形状体，主体部分沿着B方向伸展，且主体部分沿着B方向伸展的长度大于次要部分沿着其它方向伸展的长度。本说明书中所说的“A沿着B方向延伸”均是指“A的主体部分沿着B方向延伸”。

随着显示技术的发展，已有的刘海屏或水滴屏设计均逐渐不能满足用户对显示装置高屏占比的需求，一系列具有透光显示区的显示装置应运而生。该类显示装置中，可以将光学传感器(比如，摄像头)等硬件设置于透光显示区，因无需打孔，故在确保显示装置实用性的前提下，使真全面屏成为可能。然而，目前的全面屏产品存在制备工艺复杂，产品加工工序所需的平均制备时长较长，生产制备成本较高等问题。

本实施例提供一种显示面板，包括：衬底基板、设置在衬底基板上的电路结构层和发光结构层。衬底基板包括第一显示区和位于第一显示区至少一侧的第二显示区。电路结构层包括位于第二显示区的多个第一像素电路和多个第二像素电路、以及从第二显示区延伸至第一显示区的多条连接线。发光结构层包括位于第一显示区的多个第一发光元件和位于第二显示区的多个第二发光元件。多个第一像素电路中的至少一个第一像素电路通过至少一条连接线与多个第一发光元件中的至少一个第一发光元件电连接，配置为驱动所述至少一个第一发光元件发光。多个第二像素电路中的至少一个第二像素电路与多个第二发光元件中的至少一个第二发光元件电连接，配置为驱动所述至少一个第二发光元件发光。多条连接线在衬底基板的正投影与多个第二发光元件的阳极在衬底基板的正投影没有交叠。

本实施例提供的显示面板，通过设置多条连接线位于电路结构层且绕过第二发光元件的阳极排布，可以在不增设制备工艺、不损害显示面板的显示效果的前提下满足显示面板的电路设计，从而实现全面屏显示。

在一些示例性实施方式中，多条连接线在衬底基板的正投影可以形成网格图案。本示例通过连接线绕过第二发光元件的阳极，可以尽量避开第二像素电路所在区域的过孔，避免直线走线可能导致的摩尔纹，从而改善显示面板的显示效果。

在一些示例性实施方式中，多条连接线可以采用透明导电材料。本示例通过设置连接线采用透明导电材料，可以确保显示面板的光透过率。

在一些示例性实施方式中，在第二显示区内，多个第一像素电路可以位于多个第二像素电路远离第一显示区的一侧。例如，第二显示区可以沿第一方向位于第一显示区的至少一侧，多个第一像素电路沿第一方向可以位于多个第二像素电路远离第一显示区的一侧。在本示例中，通过设置第一像素电路位于第二像素电路远离第一显示区的一侧，可以避免压缩第二像素电路来排布第一像素电路，可以无需改变第二像素电路的排布方式和尺寸，还可以避免增加冗余像素电路，从而可以提高显示面板的可靠性和显示效果。

在一些示例性实施方式中，在垂直于显示面板的方向上，电路结构层可以包括：依次设置在衬底基板上的半导体层、第一导电层、第二导电层、第三导电层和第四导电层；多条连接线可以位于第三导电层。本示例通过将连接线设置在第三导电层，无需单独设置连接线所在的膜层，可以减少膜层制备工艺，降低制备工艺复杂度，减少产品加工工序所需的平均制备时长，而且可以提高显示面板的设计兼容性，降低制备成本。

下面通过一些示例对本实施例的方案进行举例说明。

图1为本公开至少一实施例的显示面板的示意图。在一些示例中，如图1所示，显示面板可以包括：显示区域AA和围绕在显示区域AA外围的周边区域BB。显示面板的显示区域AA可以包括：第一显示区A1和位于第一显示区A1至少一侧的第二显示区A2。例如，第二显示区A2可以围绕在第一显示区A1的四周。第一显示区A1可以位于显示区域AA的顶部正中间位置。然而，本实施例对此并不限定。例如，第一显示区A1可以位于显示区域AA的左上角或者右上角等其他位置。

在一些示例中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第一显示区A1可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第一显示区A1可以为矩形、五边形、或六边形等其他形状。

在一些示例中，如图1所示，第一显示区A1可以为透光显示区，还可以称为屏下摄像头(FDC，Full Display With Camera)区域。第二显示区A2可以为非透光显示区，还可以称为正常显示区。第一显示区A1的光透过率可以大于第二显示区A2的光透过率。例如，感光传感器(比如，摄像头、红外传感器)等硬件在显示面板上的正投影可以位于显示面板的第一显示区A1内。在一些示例中，第一显示区A1可以为圆形，感光传感器在显示面板上的正投影的尺寸可以小于或等于第一显示区A1的尺寸。然而，本实施例对此并不限定。在另一些示例中，第一显示区可以为矩形，感光传感器在显示面板上的正投影的尺寸可以小于或等于第一显示区的内切圆的尺寸。

在一些示例中，如图1所示，第二显示区A2的分辨率与第一显示区A1的分辨率可以大致相同。然而，本实施例对此并不限定。在另一些示例中，第二显示区A2的分辨率与第一显示区A1的分辨率的比值可以约为0.8至1.2。

在一些示例中，显示区域AA至少可以包括规则排布的多个像素单元、沿着第一方向X延伸的多条第一信号线(例如包括：扫描线、复位控制线、发光控制线)、沿着第二方向Y延伸的多条第二信号线(例如包括数据线和电源线)。其中，第一方向X和第二方向Y可以位于同一平面内，且第一方向X与第二方向Y交叉，例如，第一方向X可以垂直于第二方向Y。

在一些示例中，显示区域AA的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。

在一些示例中，至少一个子像素可以包括像素电路和发光元件。像素电路可以配置为驱动所连接的发光元件。例如，像素电路可以配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容。例如，像素电路可以为3T1C结构、8T1C结构、7T1C结构或者5T1C结构。其中，上述电路结构中的T指的是薄膜晶体管，C指的是电容，T前面的数字代表电路中薄膜晶体管的数量，C前面的数字代表电路中电容的数量。

在一些示例中，发光元件可以是发光二极管(LED，Light Emitting Diode)、有机发光二极管(OLED，Organic Light Emitting Diode)、量子点发光二极管(QLED，QuantumDot Light Emitting Diodes)、微LED(包括：mini-LED或micro-LED)等中的任一者。例如，发光元件可以为OLED，发光元件在其对应的像素电路的驱动下可以发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可以根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。

在一些示例中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。

图2为本公开至少一实施例的像素电路的等效电路图。本示例的像素电路以7T1C结构为例进行说明。图3为图2提供的像素电路的工作时序图。

在一些示例中，如图2所示，本示例的像素电路可以包括：六个开关晶体管(T1、T2、T4至T7)、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及第二复位晶体管T7。发光元件EL可以包括阳极、阴极以及位于阳极和阴极之间的有机发光层。

在一些示例中，驱动晶体管和六个开关晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示面板的工艺难度，提高产品的良率。在一些可能的实现方式中，驱动晶体管和六个开关晶体管可以包括P型晶体管和N型晶体管。

在一些示例中，驱动晶体管和六个开关晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low Temperature Poly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示面板上，形成低温多晶氧化物(LTPS+Oxide)显示面板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。

在一些示例中，如图2所示，像素电路可以与扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、初始信号线INIT、第一复位控制线RST1和第二复位控制线RST2电连接。在一些示例中，第一电源线PL1可以配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2可以配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL可以配置为向像素电路提供扫描信号SCAN，数据线DL可以配置为向像素电路提供数据信号DATA，发光控制线EML可以配置为向像素电路提供发光控制信号EM，第一复位控制线RST1可以配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2可以配置为向像素电路提供第二复位信号RESET2。

在一些示例中，在一行像素电路中，第二复位控制线RST2可以与扫描线GL相连，以被输入扫描信号SCAN。即，第n行像素电路接收的第二复位信号RESET2(n)为第n行像素电路接收的扫描信号SCAN(n)。其中，n为正整数。然而，本实施例对此并不限定。例如，第二复位控制信号线RST2可以被输入不同于扫描信号SCAN的第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。如此，可以减少显示面板的信号线，实现显示面板的窄边框。

在一些示例中，如图2所示，驱动晶体管T3与发光元件EL电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件EL发光。数据写入晶体管T4的栅极与扫描线GL电连接，数据写入晶体管T4的第一极与数据线DL电连接，数据写入晶体管T4的第二极与驱动晶体管T3的第一极电连接。阈值补偿晶体管T2的栅极与扫描线GL电连接，阈值补偿晶体管T2的第一极与驱动晶体管T3的栅极电连接，阈值补偿晶体管T2的第二极与驱动晶体管T3的第二极电连接。第一发光控制晶体管T5的栅极与发光控制线EML电连接，第一发光控制晶体管T5的第一极与第一电源线PL1电连接，第一发光控制晶体管T5的第二极与驱动晶体管T3的第一极电连接。第二发光控制晶体管T6的栅极与发光控制线EML电连接，第二发光控制晶体管T6的第一极与驱动晶体管T3的第二极电连接，第二发光控制晶体管T6的第二极与发光元件EL的阳极电连接。第一复位晶体管T1与驱动晶体管T3的栅极电连接，并配置为对驱动晶体管T3的栅极进行复位，第二复位晶体管T7与发光元件EL的阳极电连接，并配置为对发光元件EL的阳极进行复位。第一复位晶体管T1的栅极与第一复位控制线RST1电连接，第一复位晶体管T1的第一极与初始信号线INIT电连接，第一复位晶体管T1的第二极与驱动晶体管T3的栅极电连接。第二复位晶体管T7的栅极与第二复位控制线RST2电连接，第二复位晶体管T7的第一极与初始信号线INIT电连接，第二复位晶体管T7的第二极与发光元件EL的阳极电连接。存储电容Cst的第一电容极板与驱动晶体管T3的栅极电连接，存储电容Cst的第二电容极板与第一电源线PL1电连接。

在本示例中，第一节点N1为存储电容Cst、第一复位晶体管T1、驱动晶体管T3和阈值补偿晶体管T2的连接点，第二节点N2为第一发光控制晶体管T5、数据写入晶体管T4和驱动晶体管T3的连接点，第三节点N3为驱动晶体管T3、阈值补偿晶体管T2和第二发光控制晶体管T6的连接点，第四节点N4为第二发光控制晶体管T6、第二复位晶体管T7和发光元件EL的连接点。

下面参照图3对图2所示的像素电路的工作过程进行说明。其中，以图2所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。在本示例中，第二复位控制线RST2可以与扫描线GL相连，以被输入扫描信号SCAN。

在一些示例中，如图2和图3所示，在一帧显示时间段，像素电路的工作过程可以包括：第一阶段S1、第二阶段S2和第三阶段S3。

第一阶段S1，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一复位晶体管T1导通，初始信号线INIT提供的初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6以及第二复位晶体管T7断开。此阶段发光元件EL不发光。

第二阶段S2，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号DATA。此阶段由于存储电容Cst的第二电极为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使阈值补偿晶体管T2、数据写入晶体管T4和第二复位晶体管T7导通。阈值补偿晶体管T2和数据写入晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的驱动晶体管T3、第三节点N3、导通的阈值补偿晶体管T2提供至第一节点N2，并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电容极板(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管T3的阈值电压。第二复位晶体管T7导通，使得初始信号线INIT提供的初始信号Vinit提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6断开。

第三阶段S3，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第一发光控制晶体管T5、驱动晶体管T3和第二发光控制晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。

在像素电路的驱动过程中，流过驱动晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而驱动晶体管T3的驱动电流为：

I＝K×(Vgs-Vth)

其中，I为流过驱动晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为驱动晶体管T3的栅极和第一极之间的电压差，Vth为驱动晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。

由上式中可以看到流经发光元件EL的电流与驱动晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿驱动晶体管T3的阈值电压。

图4为本公开至少一实施例的显示面板的局部示意图。在一些示例中，如图4所示，显示面板的第一显示区A1可以包括阵列排布的多个第一发光元件21；第二显示区A2可以包括阵列排布的多个第一像素电路11和多个第二像素电路12、以及阵列排布的多个第二发光元件(图未示)。在本示例中，第二显示区A2可以围绕在第一显示区A1的四周。第二显示区A2内，多个第一像素电路11可以沿第一方向X位于多个第二像素电路12远离第一显示区A1的一侧。例如，多个第一像素电路11可以在第一方向X上位于第二显示区A2靠近周边区域的边缘位置。多个第一像素电路11可以排布为靠近左侧边框区域和右侧边框区域。

在一些示例中，如图4所示，沿第一方向X排布的多个像素电路可以称为一行像素电路，沿第二方向Y排布的多个像素电路可以称为一列像素电路。在第二显示区A2内，可以在多列第二像素电路12的边缘设置至少一列第一像素电路11。例如，多列第二像素电路12沿第一方向X的相对两侧可以分别设置多列(例如，三列、四列或五列)第一像素电路11。多列第二像素电路12沿第一方向X相对两侧设置的第一像素电路11的列数可以相同(例如，相对两侧均设置三列第一像素电路)。本示例通过将第一像素电路设置在第二像素电路的边缘位置，无需对第二像素电路进行压缩来排布第一像素电路，可以避免设置过多的冗余像素电路，而且可以保持第二像素电路的排布方式和尺寸，可以提高第二像素电路的可靠性，有利于提高显示面板的显示效果。

在一些示例中，第二显示区A2内的至少一个第一像素电路11可以通过至少一条连接线与第一显示区A1内的至少一个第一发光元件21电连接，被配置为驱动该第一发光元件21发光。第一发光元件21在衬底基板的正投影与所电连接的第一像素电路11在衬底基板的正投影可以没有交叠。例如，连接线的一端可以与第一像素电路11电连接，另一端可以从第二显示区A2延伸至第一显示区A1，并与第一显示区A1内的第一发光元件21电连接。第二显示区A2内的至少一个第二像素电路12可以与至少一个第二发光元件电连接，被配置为驱动该第二发光元件发光。第二发光元件在衬底基板的正投影与所电连接的第二像素电路12在衬底基板的正投影可以存在交叠。

在一些示例中，如图4所示，第一显示区A1沿第一方向X可以具有第一中线OO’，第一显示区A1在第一中线OO’的左半部分区域内的第一发光元件21可以通过连接线与第二显示区内靠近左侧边缘的多列(例如三列)第一像素电路11电连接，第一显示区A1在第一中线OO’的右半部分区域内的第一发光元件21可以通过连接线与第二显示区内靠近右侧边缘的多列(例如三列)第一像素电路11电连接。本示例中，一个第一像素电路可以配置为驱动一个第一发光元件发光，或者，可以配置为驱动发射相同颜色光的两个或两个以上的第一发光元件发光。然而，本实施例对此并不限定。

图5为本公开至少一实施例的第一像素电路的平面示意图。图6为图5中沿Q-Q’方向的局部剖面示意图。

在一些示例中，如图5所示，在平行于显示面板的平面内，显示面板可以包括扫描线GL(n)、发光控制线EML(n)、第一复位控制线RST1(n)和RST1(n+1)、初始信号线INIT(n)和INIT(n+1)、数据线DL、多个电源连接段(例如电源连接端411和412)、以及第一像素电路。第一像素电路可以包括多个晶体管和存储电容Cst，多个晶体管可以包括：驱动晶体管T3、数据写入晶体管T4、阈值补偿晶体管T2、第一复位晶体管T1、第二复位晶体管T7、第一发光控制晶体管T5和第二发光控制晶体管T6。

在图5中示意了第n行的第一像素电路的多个晶体管T1至T7，第n-1行的第一像素电路的第二复位晶体管T7’、以及第n+1行的第一像素电路的第一复位晶体管T1’。如图5所示，第n行第一像素电路的第一复位晶体管T1与第一复位控制线RST1(n)电连接，第一复位控制线RST1(n)与第n-1行第一像素电路所连接的扫描线GL(n-1)电连接，第n-1行第一像素电路的第二复位晶体管T7’与第一复位控制线RST1(n)电连接，实现输入扫描信号SCAN(n-1)。第n+1行第一像素电路的第一复位晶体管T1’与第一复位控制线RST1(n+1)电连接，第一复位控制线RST1(n+1)与第n行第一像素电路所连接的扫描线GL(n)电连接，第n行第一像素电路的第二复位晶体管T7与第一复位控制线RST1(n+1)电连接，实现输入扫描信号SCAN(n)。

在一些示例中，如图6所示，在垂直于显示面板的方向上，显示面板的电路结构层可以包括：在衬底基板100上依次设置的半导体层30、第一导电层31、第二导电层32、第三导电层33和第四导电层34。半导体层30和第一导电层31之间可以设置有第一绝缘层101，第一导电层31和第二导电层32之间可以设置有第二绝缘层102，第二导电层32和第三导电层33之间可以设置有第三绝缘层103，第三导电层33和第四导电层34之间可以设置有第四绝缘层104。第四导电层34远离衬底基板100一侧可以设置第五绝缘层。在一些实施例中，第一绝缘层101至第三绝缘层103可以为无机材料层，第四绝缘层104和第五绝缘层可以为有机材料层。然而，本实施例对此并不限定。

下面通过显示面板的制备过程的示例说明显示面板的结构。本公开实施例所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。

本公开实施例所说的“A和B为同层结构”或者“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，或者A和B靠近衬底一侧的表面与衬底的距离基本相同，或者A和B靠近衬底一侧的表面与同一个膜层直接接触。膜层的“厚度”为膜层在垂直于显示面板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

在一些示例中，显示面板的制备过程可以包括如下操作。

(1)、提供衬底基板。在一些示例中，衬底基板可以为柔性基底，或者可以为刚性基底。例如，刚性基底可以采用玻璃或石英等材料。柔性基底可以采用聚酰亚胺(PI)等材料，柔性基底可以是单层结构，或者可以是无机材料层和柔性材料层构成的叠层结构。然而，本实施例对此并不限定。

(2)、形成半导体层。在一些示例中，在第二显示区的衬底基板上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，在第二显示区形成半导体层。

图7为图5中形成半导体层后的第二显示区的局部示意图。在一些示例中，如图7所示，第二显示区的半导体层可以至少包括：第一像素电路的多个晶体管的有源层，例如包括第一像素电路的第一复位晶体管的第一有源层T10、阈值补偿晶体管的第二有源层T20、驱动晶体管的第三有源层T30、数据写入晶体管的第四有源层T40、第一发光控制晶体管的第五有源层T50、第二发光控制晶体管的第六有源层T60、以及第二复位晶体管的第七有源层T70。其中，第一有源层T10至第七有源层T70可以为相互连接的一体结构。第一有源层T10与上一行第一像素电路的第七有源层T70’可以为一体结构，第七有源层T10与下一行第一像素电路的第一有源层T10’可以为一体结构。

在一些示例中，如图7所示，第一有源层T10和T10’的形状可以大致呈“n”字形，第二有源层T20的形状可以大致呈“7”字形，第三有源层T30的形状可以大致呈“几”字形，第四有源层T40的形状可以大致呈“I”字形，第五有源层T50、第六有源层T06、第七有源层T70和T70’的形状可以大致呈“L”字形。

在一些示例中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在一些示例中，如图7所示，第一有源层T10的第一区T10-1同时作为上一行第一像素电路的第七晶体管T7’的第七有源层T70’的第一区，第一有源层T10的第二区T10-2同时作为第二有源层T20的第一区T20-1，第三有源层T30的第一区T30-1同时作为第四有源层T40的第二区T40-2和第五有源层T50的第二区T50-2，第三有源层T30的第二区T30-2同时作为第二有源层T20的第二区T20-2和第六有源层T60的第一区T60-1，第六有源层T60的第二区T60-2同时作为第七有源层T70的第二区T70-2。

(3)、形成第一导电层。在一些示例中，在形成前述结构的衬底基板上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层的第一绝缘层，以及设置在第二显示区的第一绝缘层上的第一导电层。

图8为图5中形成第一导电层后的第二显示区的局部示意图。在一些示例中，如图8所示，第二显示区的第一导电层可以至少包括：第一像素电路的存储电容的第一电容极板Cst-1、第一像素电路的多个晶体管的栅极(例如包括第一像素电路的第一复位晶体管的栅极T13、阈值补偿晶体管的栅极T23、驱动晶体管的栅极T33、数据写入晶体管的栅极T43、第一发光控制晶体管的栅极T53、第二发光控制晶体管的栅极T63以及第二复位晶体管的栅极T73)、沿第一方向X延伸的扫描线GL(n)、发光控制线EML(n)、第一复位控制线RST1(n)和RST1(n+1)。存储电容Cst的第一电容极板Cst-1可以为矩形状，矩形状的角部可以设置倒角，第一电容极板Cst-1在衬底基板上的正投影与驱动晶体管T3的第三有源层T30在衬底基板上的正投影存在重叠区域。存储电容Cst的第一电容极板Cst-1可以同时作为驱动晶体管T3的栅极T33。扫描线GL(n)、数据写入晶体管T4的栅极T43、以及阈值补偿晶体管T2的栅极T23可以为一体结构。发光控制线EML(n)、第一发光控制晶体管T5的栅极T53、第二发光控制晶体管T6的栅极T63可以为一体结构。第一复位控制线RST1(n)、第一复位晶体管T1的栅极T13、以及上一行第一像素电路的第二复位晶体管T7’的栅极T73’可以为一体结构。第一复位控制线RST1(n+1)、第二复位晶体管T7的栅极T73、以及下一行第一像素电路的第一复位晶体管T1’的栅极T13’可以为一体结构。

(4)、形成第二导电层。在一些示例中，在形成前述结构的衬底基板上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层的第二绝缘层，以及设置在第二显示区的第二绝缘层上的第二导电层。

图9为图5中形成第二导电层后的第二显示区的局部示意图。在一些示例中，如图9所示，第二显示区的第二导电层可以至少包括：第一像素电路的存储电容Cst的第二电容极板Cst-2、屏蔽电极BK、以及沿第一方向X延伸的初始信号线INIT(n)和INIT(n+1)。存储电容Cst的第二电容极板Cst-2在衬底基板的正投影可以位于扫描线GL(n)和发光控制线EML(n)在衬底基板的正投影之间。存储电容Cst的第二电容极板Cst-2在衬底基板的正投影与第一电容极板Cst-1在衬底基板的正投影可以存在交叠。存储电容Cst的第二电容极板Cst-2可以设置有镂空区域OP，镂空区域OP可以包括出覆盖第一电容极板Cst-1的第二绝缘层，且第一电容极板Cst-1在衬底基板的正投影可以包含镂空区域OP在衬底基板的正投影。屏蔽电极BK位于扫描线GL(n)远离存储电容Cst的一侧。屏蔽电极BK配置为屏蔽数据电压跳变对关键节点的影响，避免数据电压跳变影响第一像素电路的关键节点的电位，从而提高显示效果。

(5)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底基板上，沉积第三绝缘薄膜，通过图案化工艺形成第三绝缘层。第三绝缘层形成有多个过孔。

图10为图5中形成第三绝缘层后的第二显示区的局部示意图。在一些示例中，如图10所示，第二显示区的第三绝缘层可以设置多个过孔，例如可以包括第一过孔V1至第十一过孔V11。其中，第一过孔V1至第六过孔V6内的第三绝缘层、第二绝缘层和第一绝缘层可以被去掉，暴露出半导体层的表面。第七过孔V7内的第三绝缘层和第二绝缘层可以被去掉，暴露出第一导电层的表面。第八过孔V8至第十一过孔V11内的第三绝缘层可以被去掉，暴露出第二导电层的表面。

(6)、形成第三导电层。在一些示例中，在形成前述结构的衬底基板上，沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，形成位于第三绝缘层上的第三导电层。

图11为图5中形成第三导电层后的第二显示区的局部示意图。在一些示例中，如图11所示，第二显示区的第三导电层可以至少包括：多个搭接岛(例如第一搭接岛401至第七搭接岛407)、以及多条连接线(图未示)。

在一些示例中，第一搭接岛401可以通过第一过孔V1与第一像素电路的第一复位晶体管的第一有源层的第一区T10-1电连接，还可以通过第八过孔V8与初始信号线INIT(n)电连接。第二搭接岛402可以通过第三过孔V3与第一像素电路的数据写入晶体管的第四有源层的第一区T40-1电连接。第三搭接岛403可以通过第九过孔V9与屏蔽电极BK电连接。第四搭接岛404可以通过第二过孔V2与阈值补偿晶体管的第二有源层的第一区T20-1电连接，还可以通过第七过孔V7与存储电容Cst的第一电容极板Cst-1电连接。第五搭接岛405可以通过第四过孔V4与第一发光控制晶体管的第五有源层的第一区T50-1电连接，还可以通过第十过孔V10与存储电容Cst的第二电容极板Cst-2电连接。第六搭接岛406可以通过第五过孔V5与第二发光控制晶体管的第六有源层的第二区T60-2电连接。第七搭接岛407可以通过第六过孔V6与第一像素电路的第二复位晶体管的第七有源层的第一区T70-1电连接，还可以通过第十一过孔V11与初始信号线INIT(n+1)电连接。

在一些示例中，第一像素电路所连接的连接线可以与第六搭接岛406为一体结构，连接线可以从第二显示区延伸至第一显示区，并与位于第一显示区的第一发光元件的阳极电连接，从而实现第一像素电路与第一发光元件之间的电连接。

在一些示例中，第三导电层可以采用透明导电材料，例如可以采用氧化铟锡(ITO)。本示例通过设置第三导电层为透明导电材料，且连接线位于第三导电层，可以降低连接线的排布对第一显示区的光透过率产生影响，保证第一显示区的显示效果和光透过率。本示例的第三导电层仅设置起到搭接作用的搭接岛，不设置沿第二方向Y的贯穿走线，从而给位于第三导电层的连接线可以沿第一方向X延伸实现电连接第一像素电路和第一发光元件。

(7)、形成第四绝缘层。在一些示例中，在形成前述结构的衬底基板上，涂覆第四绝缘薄膜，通过图案化工艺形成第四绝缘层。第四绝缘层可以开设有多个过孔。

图12为图5中形成第四绝缘层后的第二显示区的局部示意图。在一些示例中，如图12所示，第二显示区的第四绝缘层可以设置多个过孔，例如可以包括第二十一过孔V21至第二十四过孔V24。第二十一过孔V21至第二十四过孔V24内的第四绝缘层可以被去掉，暴露出第三导电层的表面。

(8)、形成第四导电层。在一些示例中，在形成前述结构的衬底上，沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，形成设置在第二显示区的第四绝缘层上的第四导电层。

在一些示例中，如图5所示，第二显示区的第四导电层可以至少包括：数据线DL、多个电源连接段(例如电源连接段411和412)。数据线DL可以沿第二方向Y延伸，并通过第二十一过孔V21与第二搭接岛402电连接，从而实现与第一像素电路的数据写入晶体管的第一极的电连接。多条电源连接段可以沿第二方向Y延伸。电源连接段411可以通过第二十二过孔V22与第三搭接岛403电连接，还可以通过第二十三过孔V23与第五搭接岛405电连接。电源连接段412可以通过第二十四过孔V24与第五搭接岛405电连接。电源连接段411和412可以通过第五搭接岛405实现电连接。在第二方向Y上，电源电连接段411和412可以间隔设置，在像素电路所在区域，相邻电源连接段411和412可以通过第五搭接岛405实现与存储电容和第一发光控制晶体管的电连接；在像素电路的间隔区域，相邻电源连接段411和412可以为一体结构。本示例中，通过第五搭接岛实现电源连接段与像素电路的电连接，可以避免位于第四导电层的电源连接段直接通过暴露出半导体层的过孔来实现与像素电路的电连接，避免制备工艺中由于深度过大的过孔所造成的不良，可以保证第一电压信号的传输效果。然而，本实施例对此并不限定。在另一些示例中，位于第四导电层的电源连接段可以为一体结构，从而实现第一电压信号的传输。在另一些示例中，可以省略设置第三搭接岛，电源连接段可以直接与位于第二导电层的屏蔽电极电连接。

在一些示例中，第二显示区的第二像素电路的结构与第一像素电路的结构大致相同，故于此不再赘述。其中，第二像素电路的第二发光控制晶体管可以通过位于第三导电层的第六搭接岛与第二发光元件的阳极电连接；或者，第四导电层还可以包括：阳极连接电极，第二像素电路的第二发光控制晶体管可以通过位于第三导电层的第六搭接岛和位于第四导电层的阳极连接电极，与第二发光元件的阳极电连接。本实施例对此并不限定。

在一些示例中，在形成前述结构之后，第一显示区可以包括叠设在衬底基板上的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。随后，可以在形成前述图案的衬底基板上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层；阳极层可以包括位于第一显示区的第一发光元件的阳极、以及位于第二显示区的第二发光元件的阳极。随后，涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层可以形成有暴露出阳极层的多个像素开口。在前述形成的像素开口内形成有机发光层，有机发光层与阳极层连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极图案，阴极与有机发光层连接。随后，在阴极上形成封装结构层，例如，封装结构层可以包括无机材料/有机材料/无机材料的叠层结构。

在一些示例中，第一绝缘层、第二绝缘层和第三绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层和第二绝缘层可以称为栅绝缘(GI)层，第三绝缘层可以称为层间绝缘(ILD)层。第四绝缘层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。第一导电层、第二导电层以及第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo、Ti/Al/Ti等。例如，第一导电层和第二导电层的材料可以为钼，第四导电层的材料可以为钛铝钛的层叠结构。半导体层可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)、非晶硅(a-Si)、多晶硅(p-Si)等各种材料，即本公开适用于基于氧化物技术、硅技术以及有机物技术制造的晶体管。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。

本实施例的显示面板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，第一像素电路和第一发光元件之间的连接线可以位于第三导电层和第四导电层之间，或者，可以位于第三导电层和第二导电层之间；此时，多条连接线可以采用透明导电材料，第三导电层可以采用金属材料。

本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与现有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。

图13为本公开至少一实施例的连接线的延伸示意图。图13中以两条连接线13为例示意了连接线在第二显示区A2和第一显示区A1的延伸方式。在一些示例中，如图13所示，第一显示区A1内的第一发光元件的排布方式与第二显示区A2内的第二发光元件的排布方式可以大致相同。例如，显示区域的一个像素电路可以包括四个子像素，比如出射第一颜色光的第一子像素P1、出射第二颜色光的第二子像素P2、出射第三颜色光的第三子像素P3和第四子像素P4。在一些示例中，第一颜色光可以为蓝光，第二颜色光可以为红光，第三颜色光可以为绿光。在第一方向X上按照第一子像素P1和第二子像素P2间隔排布为一行，按照第三子像素P3和第四子像素P4间隔排布为一行，且第一子像素P1和第二子像素P2所在的行与第三子像素P3和第四子像素P4所在的行存在错位。在第二方向Y上，第一子像素P1和第二子像素P2可以间隔排布为一列，第三子像素P3和第四子像素P4可以间隔排布为一列，且第一子像素P1和第二子像素P2所在的列与第三子像素P3和第四子像素P4所在的列存在错位。

在一些示例中，如图13所示，连接线13的一端可以与第一像素电路11电连接，另一端可以从第二显示区A2延伸至第一显示区A1并与对应的第一发光元件21的阳极210电连接。在第二显示区A2内，连接线13在衬底基板的正投影与第二发光元件的阳极220在衬底基板的正投影可以没有交叠。换言之，连接线13可以排布在第二发光元件的阳极220之间的间隔区域。第二发光元件的阳极在衬底基板的正投影可以与所连接的第二像素电路在衬底基板的正投影可以存在交叠。例如，第二发光元件的阳极在衬底基板的正投影可以覆盖第二像素电路在第三绝缘层所开设的全部或大部分过孔在衬底基板的正投影。如此一来，连接线13绕过第二发光元件的阳极220可以尽可能避开第三绝缘层开设的过孔，从而避免直线排布的连接线可能导致的摩尔纹。

在一些示例中，如图13所示，多条连接线13在衬底基板的正投影可以形成网格状。例如，沿同一方向(例如与第一方向X和第二方向Y均交叉的方向上)延伸的相邻两条连接线13可以按照依次围绕六个第二发光元件的阳极220和围绕两个第二发光元件的阳极220的顺序依次绕线，以绕过第二发光元件220的阳极。多条连接线13在第一显示区A1的绕线方式可以与在第二显示区A2内的绕线方式类似。多条连接线13在第一显示区A1内可以绕过没有连接关系的第一发光元件的阳极，并最终与所连接的第一发光元件的阳极210电连接。

本示例通过设计连接线的走线方式，并设置连接线位于第三导电层，可以减少显示面板的制备工艺，无需在第四导电层远离衬底基板一侧制备多个透明导电层来排布连接线，而且，本示例的连接线的走线方式也可以满足显示面板的显示效果，从而可以实现全面屏显示。本示例的显示面板的设计适应性较佳，具有良好的兼容性，而且，本示例的制备流程接近实际产线的生产流程，有利于导入实际生产，可以降低全面屏的生成成本。

在一些示例中，显示面板还可以包括设置在封装结构层远离衬底基板一侧的触控结构层。例如，形成触控结构层在薄膜封装(Touch on Thin Film Encapsulation，简称Touch on TFE)上的结构。显示结构和触控结构集成在一起，具有轻薄、可折叠等优点，可以满足柔性折叠等产品需求。Touch on TFE结构主要包括柔性多层覆盖表面式(FMLOC，Flexible Multi-Layer On Cell)结构和柔性单层覆盖表面式(FSLOC，Flexible Single-Layer On Cell)结构。FMLOC结构是基于互容检测的工作原理，一般采用两层金属形成驱动(Tx)电极和感应(Rx)电极，集成电路(IC)通过检测驱动电极和感应电极间的互容来实现触控动作。FSLOC结构是基于自容(或电压)检测的工作原理，一般采用单层金属形成触控电极，集成电路通过检测触控电极自容(或电压)来实现触控动作。

图14为本公开至少一实施例的触控结构层的架构示意图。在本示例中，以两层金属交叠构成互电容为例进行说明。在一些示例中，如图14所示，显示区域可以包括多个第一触控单元510和多个第二触控单元520。第一触控单元510可以沿第一方向X延伸，多个第一触控单元510可以沿第二方向Y依次排列。第二触控单元520可以沿第二方向Y延伸，多个第二触控单元520可以沿第一方向X依次排列。每个第一触控单元510可以包括沿第一方向X依次排布的多个第一触控电极511和多个第一连接部512，第一触控电极511和第一连接部512交替设置且依次连接。每个第二触控单元520可以包括沿第二方向Y依次排布的多个第二触控电极521，多个第二触控电极521间隔设置，相邻第二触控电极521可以通过第二连接部522彼此连接。在一些示例中，第二连接部522所在的膜层可以不同于第一触控电极511和第二触控电极521所在的膜层。

在一些示例中，多个第一触控电极511、多个第二触控电极521和多个第一连接部512可以同层设置在触控层，并且通过同一次图案化工艺形成，第一触控电极511和第一连接部512可以为相互连接的一体结构。第二连接部522可以设置在桥接层，通过过孔使相邻的第二触控电极521相互电连接。触控层和桥接层之间可以设置有触控绝缘层。在另一些示例中，多个第一触控电极511、多个第二触控电极521和多个第二连接部522可以同层设置在触控层，第二触控电极521和第二连接部522可以为相互连接的一体结构。第一连接部512可以设置在桥接层，通过过孔使相邻的第一触控电极511相互连接。在一些示例性实施方式中，第一触控电极可以是感应(Rx)电极，第二触控电极可以是驱动(Tx)电极。或者，第一触控电极可以是驱动(Tx)电极，第二触控电极可以是感应(Rx)电极。然而，本实施例对此并不限定。

在一些示例中，第一触控电极511和第二触控电极521可以为金属网格形式，金属网格由多条金属线交织形成，金属网格包括多个网格图案，网格图案是由多条金属线构成的多边形。在一些示例中，金属线围成的网格图案可以为规则的形状，或者为不规则的形状，网格图案的边可以为直线，或者可以为曲线，本公开实施例在此不做限定。在一些示例中，金属线的线宽可以小于或等于5微米(μm)。金属网格形式的第一触控电极和第二触控电极具有电阻小、厚度小和反应速度快等优点。

图15为本公开至少一实施例的金属网格形式的触控电极的结构示意图。图15为图14中区域S0的局部放大示意图。本示例中，网格图案可以为菱形状，网格图案的边可以为曲线。如图15所示，为了使第一触控电极511和第二触控电极521相互绝缘，金属网格上可以设置有多个切口，多个切口断开网格图案的金属线，在第一触控电极511和第二触控电极521之间形成无效连接区601，实现第一触控电极511的网格图案与第二触控电极521的网格图案的隔离。在一些实施例中，切口可以为一条直线，也可以为部分直线连接形成的折线，进一步解决切口断线处的可视化问题。

在一些示例中，位于无效连接区601的每一个网格图案中可以设置有切口，切口截断网格图案的金属线，使每一个网格图案分为两部分，一部分属于第一触控电极511，另一部分属于第二触控电极521，或者一部分属于第二触控电极521，另一部分属于第一触控电极511。在一些示例中，第一连接部512与第一触控电极511可以为一体结构，配置为实现两个第一触控电极511之间的连接。例如，第一连接部512可以为连接两个第一触控电极511的网格图案。第二连接部522与第二触控电极521异层设置，配置为实现两个第二触控电极521之间的连接。例如，第二连接部522可以包括两条平行设置的弧形连接线，每条弧形连接线的一端与一个第二触控电极521连接，另一端与另一个第二触控电极521连接。

在一些示例中，电路结构层内的连接线在衬底基板的正投影可以被触控电极的金属网格图案在衬底基板的正投影覆盖。电路结构层内的连接线的排布方式可以按照触控电极的金属网格图案的形式来排布。如此一来，可以避免连接线对显示面板的显示效果和触控效果产生影响。

图16为本公开至少一实施例的显示面板的另一局部示意图。在一些示例中，如图16所示，在第二显示区A2内，多个第一像素电路11可以间隔分布于多个第二像素电路12之间。例如，本示例的显示面板可以采用像素电路压缩方案，通过减小第二像素电路在第一方向X上的尺寸，可以在第一方向X上排布第一像素电路11和第二像素电路12，从而将多个第一像素电路11分散排布在多个第二像素电路12中。例如，第一方向X可以为行方向，在同一行像素电路中，第一像素电路11可以间隔布置在多个第二像素电路12中。关于本实施例的显示面板的其余结构可以参照前述实施例的说明，故于此不再赘述。

本实施例还提供一种显示面板的制备方法，包括：在衬底基板上制备电路结构层，电路结构层包括位于第二显示区的多个第一像素电路、多个第二像素电路以及从第二显示区延伸至第一显示区的多条连接线，第二显示区位于第一显示区的至少一侧；在电路结构层远离衬底基板一侧的发光结构层，所述发光结构层包括：位于第一显示区的多个第一发光元件以及位于第二显示区的多个第二发光元件；至少一个第一像素电路通过至少一条连接线与至少一个第一发光元件电连接，配置为驱动至少一个第一发光元件发光；至少一个第二像素电路与至少一个第二发光元件电连接，配置为驱动至少一个第二发光元件发光。其中，所述多条连接线在所述衬底基板的正投影与所述多个第二发光元件的阳极在所述衬底基板的正投影没有交叠。

关于本实施例的显示面板的制备方法可以参照前述实施例的说明，故于此不再赘述。

本公开至少一实施例还提供一种显示装置，包括如上所述的显示面板。

图17为本公开至少一实施例的显示装置的示意图。如图17所示，本实施例提供一种显示装置，包括：显示面板91以及位于远离显示面板91的显示结构层的出光侧的感光传感器92。感光传感器92在显示面板91上的正投影与第一显示区A1存在交叠。

在一些示例中，显示面板91可以为柔性OLED显示面板、QLED显示面板、Micro-LED显示面板、或者Mini-LED显示面板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。

本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。