半导体结构、芯片及其应用和膜层沉积方法

技术领域

本申请涉及半导体技术领域，特别是一种半导体结构、芯片及其应用和膜层沉积方法。

背景技术

在半导体技术领域，在晶圆（wafer）上沉积金属薄膜时，常常会出现腔室内阻抗较小，沉积功率高，靶材表面清洁不够充分，wafer表面电荷聚集较多等的问题，从而会出现腔室内等离子体击穿现象，导致电弧缺陷（如靶材金属熔化，落在wafer表面形成缺陷）。

示例的，以相关技术中在SIP （Self-Ionized Plasma，自离子等离子体）腔室中在MOS器件的通孔中沉积阻挡层（Ti/TiN）为例，如图1所示，在沉积阻挡层中的Ti薄膜时，腔室的阴极和接地端两端接入直流电源，通过氩气被电离形成等离子体，阴极吸引氩气等离子体轰击靶材，使靶材上的金属Ti原子被撞出，沉积在wafer表面。在沉积阻挡层中的TiN薄膜时，腔室的阴极和接地端两端接入直流电源，通入氮气被电离形成等离子体，阴极吸引等离子体离化离子轰击靶材，使靶材上的金属Ti原子被撞出。一部分Ti原子被氮气氮化形成TiN沉积在wafer表面，一部分Ti原子被离化成Ti

在SIP腔室中在沉积Ti/TiN的过程中，沉积功率高达：Ti为37000W，TiN为33000W。如此，在Ti靶材表面清洁不够充分，wafer表面电荷聚集较多时，会出现等离子体击穿现象，导致靶材Ti金属熔化，落在wafer表面形成缺陷（也即上述电弧缺陷）。该缺陷虽然发生几率较低，且可通过后续钨机械研磨制程去除，但是，在车用电子产品中，该缺陷的发生不可被接受，因此，如何进一步在车用电子产品的制作中减少上述缺陷的发生几率显得尤为重要。

发明内容

基于此，本申请提供一种半导体结构、芯片及其应用和膜层沉积方法，用于解决相关技术中SIP沉积所带来的在沉积过程中容易发生电弧缺陷，从而不利于车用电子产品的制作的问题。

第一方面，提供一种膜层沉积方法，包括：

提供一组件层，所述组件层包括：基底层；

采用惰性气体等离子体对包含待沉积金属的靶材进行溅射，生成所述待沉积金属的溅射原子；

采用射频对所述溅射原子进行激发，形成包含待沉积金属离化离子的等离子体；

向所述组件层施加交流电，利用所述交流电对所述待沉积金属离化离子在所述基底层上沉积进行控制；其中，在交流电的负半周内，所述待沉积金属离化离子在所述组件层的吸引作用下沉积在所述组件层上，形成金属层；在所述交流电的正半周内，所述组件层上的自由电子和所述交流电发生电中和。

可选的，所述组件层还包括设置于所述基底层上的具有至少一个通孔的第一膜层，所述金属层覆盖每个通孔的底壁和侧壁。

可选的，所述采用惰性气体等离子体对包含待沉积金属的靶材进行溅射，包括：

向所述靶材施加直流电，吸引惰性气体等离子体对所述靶材进行溅射。

可选的，所述直流电的功率为2300~2500W。

可选的，所述射频的功率为1800~2200W，频率为2MHz。

可选的，所述交流电的功率为200~400W，频率为13.56MHz。

可选的，所述惰性气体等离子体所采用的惰性气体的流量为30~40sccm。

可选的，所述沉积时腔室的温度为200℃，所述沉积的时间为70~90s。

可选的，采用金属有机化学气相沉积工艺，在所述组件层上形成金属化合物半导体层。

第二方面，提供一种半导体结构，包括：

组件层，所述组件层包括：基底层；

金属层，设置于所述基底层上；

所述金属层通过如下方法制备得到：

提供所述组件层；

采用惰性气体等离子体对包含待沉积金属的靶材进行溅射，生成所述待沉积金属的溅射原子；

采用射频对所述溅射原子进行激发，形成包含待沉积金属离化离子的等离子体；

向所述组件层施加交流电，利用所述交流电对所述待沉积金属离化离子在所述组件层上沉积进行控制；其中，在交流电的负半周内，所述待沉积金属离化离子在所述组件层的吸引作用下沉积在所述组件层上，形成所述金属层；在所述交流电的正半周内，所述组件层上的自由电子和所述交流电发生电中和。

可选的，所述组件层还包括设置于所述基底层上的具有至少一个通孔的第一膜层，所述金属层覆盖每个通孔的底壁和侧壁。

可选的，还包括：金属化合物半导体层，所述金属化合物半导体层和所述金属层位于每个所述通孔中的部分共同组成阻挡层。

第三方面，提供一种芯片，包括：

如第二方面所述的半导体结构。

第四方面，提供一种如第三方面所述的芯片在车载电子产品中的应用。

与现有技术相比较，本申请具有如下有益效果：

与相关技术采用惰性气体等离子体对包含待沉积金属的靶材进行溅射，生成待沉积金属的溅射原子，溅射原子沉积在组件层上不同地，在产生溅射原子之后，通过采用射频对溅射原子进行激发，可以形成包含待沉积金属离化离子的等离子体，一方面可以在降低直流电的功率的情况下，极大地提高包含待沉积金属离化离子的等离子体的浓度，从而可以降低整个腔室的沉积功率，与相关技术中采用直流电进行靶材溅射相比，可以最大程度上降低沉积功率，减少等离子体击穿现象，进而可以减少电弧缺陷。另一方面，在形成待沉积金属离化离子之后，可以利用交流偏压对待沉积金属离化离子的沉积方向进行控制，从而可以对待沉积金属离化离子的沉积均匀性进行调节，示例的，在MOS器件的通孔内沉积钛金属时，便于待沉积金属离化离子均匀沉积在组件层上的通孔的侧壁和底壁上，减少通孔内金属层沉积不均匀的现象，从而可以确保金属层的电连接性能。

而在此过程中，在上述形成包含待沉积金属离化离子的等离子体之后，由于电子的热运动速度远大于待沉积金属离化离子的热运动速度，等离子体周边所有物体形成负电势，相当于在wafer上施加一个负的自偏压V1。 如此，在交流电的负半周内，通过交流电源向组件层施加一个负的偏压V2，在负的自偏压V1和负的偏压V2的叠加作用下，吸引待沉积金属离化离子沿垂直于组件层所在平面的方向沉积在组件层上，从而可以在通孔内的侧壁和底壁均形成沉积，进而减少通孔内金属层沉积不均匀的现象。同时，随着待沉积金属离化离子和组件层上的部分电子中和，组件层上还具有过剩的电子，过剩的电子在组件层上形成电子鞘层。在相关技术中，组件层与接地端连接，因此，随着沉积不断进行，组件层上电子堆积过多，容易发生等离子体击穿，从而对wafer造成损伤，而在本申请中，在交流电的正半周内，通过交流电源向组件层施加一个正的偏压V3，该正的偏压可以与组件层上的电子鞘层发生电中和，从而可以及时将组件层上的电子中和掉，减少等离子体击穿现象，进而进一步减少电弧缺陷。

附图说明

图1为相关技术提供的一种SIP沉积的腔室内结构示意图；

图2为本申请实施例提供的一种膜层沉积方法的腔室内结构示意图；

图3为本申请实施例提供的一种MOS器件的通孔内形成Ti/TiN阻挡层的结构示意图；

图4为本申请实施例提供的一种金属层均匀覆盖通孔的侧壁和底壁的结构示意图；

图5为本申请实施例提供的一种在MOS器件的通孔中沉积Ti/TiN阻挡层和金属钨的流程示意图；

图6为本申请实施例提供的一种在MOS器件的通孔中沉积Ti/TiN阻挡层的设备的结构示意图；

图7为本申请实施例提供的MOS管的源极和漏极之间的电阻和相关技术提供的MOS管的源极和漏极之间的电阻的测试值的对比图；

图8为本申请实施例提供的晶圆和对比例1~2的晶圆上黑点多少的对比图。

具体实施方式

以下结合具体实施例对本申请进一步详细的说明。本申请可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反地，提供这些实施方式的目的是使对本申请公开内容理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“和／或”包括一个或多个相关的所列项目的任意的和所有的组合。

基于以上技术问题，本申请的一些实施例提供一种膜层沉积方法，如图2和图3所示，包括：

提供一组件层1，该组件层1包括：基底层11；

采用惰性气体等离子体对包含待沉积金属的靶材2进行溅射，生成待沉积金属的溅射原子；

采用射频对溅射原子进行激发，形成包含待沉积金属离化离子（如Ti

向组件层施加交流电，利用交流电对待沉积金属离化离子在组件层1上沉积进行控制；其中，在交流电的负半周内，待沉积金属离化离子Ti

其中，上述基底层11可以为wafer（晶圆）。惰性气体等离子体示例的可以为氩气等离子体，该氩气等离子体可以通过磁控溅射或辉光放电获得。上述金属层10示例的可以为金属钛层，此时待沉积金属即为金属钛。

射频就是射频电流，简称RF，它是一种高频交流变化电磁波的简称。

交流电和直流电最大的区别就是交流电的电流方向会随时间做周期性变化。

向组件层1施加交流电，可以是：在交流的负半周内，通过交流电源3向组件层1施加一个负的偏压，在交流的正半周内，通过交流电源3向组件层1施加一个正的偏压。

其中，上述金属层10可以为任何在沉积功率较大时容易发生电弧缺陷的膜层。

在本申请提供的膜层沉积方法中，与相关技术采用惰性气体等离子体对包含待沉积金属的靶材2进行溅射，生成待沉积金属的溅射原子，溅射原子沉积在组件层1上不同地，在产生溅射原子之后，通过采用射频对溅射原子进行激发，可以形成包含待沉积金属离化离子的等离子体，一方面可以在降低直流电的功率的情况下，极大地提高包含待沉积金属离化离子的等离子体的浓度，从而可以降低沉积功率，与相关技术中采用直流电进行靶材溅射相比，可以最大程度上降低沉积功率，减少等离子体击穿现象，进而可以减少电弧缺陷。另一方面，在形成待沉积金属离化离子之后，可以利用交流偏压对待沉积金属离化离子的沉积方向进行控制，从而可以对待沉积金属离化离子的沉积均匀性进行调节，示例的，如图2所示，在MOS器件的通孔P内沉积钛金属时，便于待沉积金属离化离子均匀沉积在组件层1上的通孔P的侧壁和底壁上，减少通孔P内金属层10沉积不均匀的现象，从而可以确保金属层10的电连接性能。

而在此过程中，在上述形成包含待沉积金属离化离子的等离子体之后，由于电子的热运动速度远大于待沉积金属离化离子的热运动速度，等离子体周边所有物体形成负电势，相当于在wafer上施加一个负的自偏压V1。 如此，在交流电的负半周内，通过交流电源3向组件层1施加一个负的偏压V2，在负的自偏压V1和负的偏压V2的叠加作用下，吸引待沉积金属离化离子沿垂直于组件层1所在平面的方向沉积在组件层1上，从而可以在通孔P内的侧壁和底壁均形成沉积，进而减少通孔P内金属层10沉积不均匀的现象。同时，随着待沉积金属离化离子和组件层1上的部分电子中和，组件层1上还具有过剩的电子，过剩的电子在组件层1上形成电子鞘层。在相关技术中，如图1所示，组件层1与接地端连接，因此，随着沉积不断进行，组件层1上电子堆积过多，容易发生等离子体击穿，从而对wafer造成损伤，而在本申请中，如图2所示，在交流电的正半周内，通过交流电源3向组件层1施加一个正的偏压V3，该正的偏压可以与组件层1上的电子鞘层发生电中和，从而可以及时将组件层1上的电子中和掉，减少等离子体击穿现象，进而进一步减少电弧缺陷。

在一些实施例中，如图3所示，上述组件层1还包括设置于基底层11上的具有至少一个通孔P的第一膜层，金属层10覆盖每个通孔P的底壁和侧壁。

在这些实施例中，该金属层10示例的可以为金属钛层，如此，该通孔P可以为MOS器件的通孔，第一膜层可以为ILD层40。这样，通过上述膜层沉积方法，金属层10可以均匀地覆盖在每个通孔P的底壁和侧壁，减少金属层10在通孔P内分布不均匀的现象，从而可以解决相关技术中前道工序形成的欧姆接触层和后道工序形成的金属互联不良的问题；同时，由于该金属层10可以均匀沉积在通孔P的底壁和侧壁，因此，该金属层10与后续制作的金属化合物半导体层组成的阻挡层，能够对后续通孔钨沉积工艺中六氟化钨气体向栅绝缘层扩散进行有效阻挡，从而提高阻挡层的阻挡性能。

上述采用惰性气体等离子体对包含待沉积金属的靶材2进行溅射，可以包括：向靶材2施加直流电，吸引惰性气体等离子体对靶材2进行溅射。

具体的，可以向靶材2施加一个直流的负电压，惰性气体等离子体中的惰性气体离化离子Ar

这里，需要说明的是，由于上述在待沉积金属沉积过程中，采用射频对上述溅射原子进行了激发，形成了待沉积金属离化离子，并利用了交流偏压对待沉积金属离化离子进行吸引来沉积金属层10，因此，在形成等同的沉积厚度的金属层10的情况下，本申请仅需要施加较小的直流电的功率，产生一定量的惰性气体等离子体用于生成少量的溅射原子即可，无需较大的直流电的功率，从而可以减小上述电弧缺陷的发生几率。

在一些实施例中，上述直流电的功率为2300~2500W。

在这些实施例中，通过实验发现，将直流电的功率控制在上述范围内即可形成足够量的溅射原子，可以大大减小直流电的功率，进而大大减小上述电弧缺陷的发生几率。

在一些实施例中，上述射频的功率为1800~2200W，射频的频率为2MHz。

在这些实施例中，通过实验发现，将射频的功率和频率控制在上述范围内，可以极大地提升包含待沉积金属离化离子的等离子体的浓度，并能够最大程度上减小沉积总功率，进而减小电弧缺陷的发生几率。

在一些实施例中，上述交流电的功率为200~400W，频率为13.56MHz。

在这些实施例中，通过实验发现，将交流电的功率和频率控制在上述范围内，可以最大程度上提高沉积效率，并及时中和wafer上聚集的多余电荷，进一步减少沉积过程中的电弧缺陷。

在一些实施例中，上述惰性气体等离子体所采用的惰性气体的流量为30~40sccm。

在这些实施例中，可以在真空环境下，为惰性气体等离子体提供适当的量的惰性气体。

在一些实施例中，上述沉积时，腔室的温度为200℃，沉积的时间为70~90s。

在这些实施例中，可以实现低温等离子体沉积，减少不必要的产能消耗。

在一些实施例中，如图2和图3所示，为了进一步提高金属层10的沉积均匀性，上述方法还包括：在一个环状金属靶材（Coil）中通入直流电（DC Coil），环状金属靶材受到氩轰击产生金属原子。通入射频电流（RF Coil）对被轰击出的金属原子进行激发，形成金属等离子体。该等离子体中的Ti

其中，该直流电的功率可以为1300~1500W。

在一些实施例中，如图3所示，上述方法还包括：采用金属有机化学气相沉积工艺，在组件层1上形成金属化合物半导体层20。

在这些实施例中，通过采用金属有机化学气相沉积工艺，在组件层1上形成金属化合物半导体层20，可以避免沉积过程中等离子体击穿而形成的电弧缺陷，进一步减小半导体结构在整个制作过程中的电弧缺陷的发生几率。

其中，上述金属化合物半导体层20示例的可以为TiN层，这时，TiN层和金属层位于通孔P内的部分可以共同组成阻挡层，可以对后续通孔钨沉积工艺中六氟化钨气体向栅绝缘层30中扩散进行阻挡。

在一些实施例中，金属有机化学气相沉积工艺所采用的反应气体包括：TDMAT（Titanium tetrakis （dimethylamide），四（二甲氨基）钛）、氢气和氮气，载气包括：氮气。

在这些实施例中，通过将氮气作为载气，将TDMAT作为前驱反应体，在初始阶段，TDMAT和氮气被通入MOCVD（Metal-organic Chemical Vapor Deposition ，金属有机化学气相沉积）腔室中，TDMAT热反应生成TiN（C）、HN（CH

其中，TiN层和金属Ti层位于通孔P内的部分共同组成用于阻挡后续通孔钨沉积工艺中对六氟化钨进行阻挡的阻挡层。

在一些实施例中，上述反应气体中TDMAT的流量为50~60sccm，氢气的流量为1600~2000sccm，氮气的流量为1200sccm；载气的流量为2500sccm。

在这些实施例中，通过将上述反应气体中各组分的流量控制在上述范围内，并将载气的流量控制在上述范围内，可以获得到导电性能较好且阻挡性能较高的TiN层。

并且，在上述反应条件下，采用MOCVD沉积，能够避免采用等离子体沉积TiN层时容易发生等离子体击穿而形成电弧缺陷。

在一些实施例中，所述TDMAT的沉积时间为12~15s，温度为405℃；金属有机化学气相沉积工艺所采用的射频激发温度为405℃，时间为25~35s。

在一些实施例中，在采用惰性气体等离子体对包含待沉积金属的靶材2进行溅射之前，该方法还可以包括：

对组件层1进行除气处理，去除组件层1上的水汽和其他气体；以及对组件层1进行清洗处理，去除组件层1上的残余氧化物等杂质。

示例的，以该金属层10为MOS器件中的金属钛层为例，在沉积金属层10之前，可以先去除通孔P中的水汽和其他气体，并对wafer层上的残余氧化物进行去除，便于后续沉积的金属钛层与wafer表面发生反应。

其中，对组件层1进行清洗处理，可以包括：

采用惰性气体等离子体对组件层进行轰击，以对组件层1进行清洗处理。

其中，产生该惰性气体等离子体所采用的惰性气体的流量可以为5~10 sccm，所采用的射频的激发功率为100~200W，轰击时，施加在组件层上的交流电的功率为200~400W。

在另一些实施例中，在沉积金属化合物半导体层20之后，该方法还可以包括：对该组件层1进行回火处理，使金属钛层和wafer位于通孔P中的部分发生反应，生成TiSi，形成欧姆接触。以及沉积通孔金属钨（W）层。

本申请的一些示例提供一种膜层沉积方法，该膜层包括MOS器件中的Ti/TiN组成的阻挡层，如图5和图6所示，该方法具体包括：

S1）、对形成有栅极g、栅绝缘层（GL）30和LCD层40的wafer放置于除气腔室100中去除前层残留水汽，具体工艺参数为：除气温度为300℃~400℃，除气时间90~120s。

S2）、将组件层1置于预清洗腔室200中去除wafer表面的氧化层，并进一步除气；具体工艺参数为：等离子体清洗时产生氩气等离子体的射频激发功率为100~200W，施加在组件层上的交流电的功率为200~400W，氩气的流量5~10 sccm，处理时间为30~50s。

S3）、将组件层1传送到IMP腔室300中，沉积Ti薄膜，得到目标厚度为400~600埃的Ti薄膜。具体工艺参数为：施加在Ti靶材上的直流电源的功率为2300~2500W，交流电的功率为200~400W，产生氩气等离子体的射频激发功率为1800~2200W，环状钛靶材上的直流电的功率为1300~1500W，通入的氩气的流量为 30~40sccm，腔室内温度为200℃，沉积时间为70~90s。

S4）、将组件层1传送到MOCVD腔室400，使用TDMAT/TICL

步骤1）、TDMAT热反应生成TiN(C)、HN(CH

步骤2）、采用氢气/氮气等离子体去除沉积的TiCN化合物中的C，从而提高TiN纯度，降低其电阻率。

重复上述步骤1）和步骤2）三次。得到目标厚度为120~165埃的TiN薄膜，具体工艺参数为：沉积温度为405℃，氮气的载气流量为2500sccm，TDMAT的流量为50~60sccm，沉积时间为12~15秒。等离子体作用温度为405℃，等离子体采用的氢气的流量为1600~2000sccm，等离子体采用的氮气的流量1200sccm，等离子体作用时间为25~35s。

S5）、经过快速升温回火制程，使通孔中的Ti和Si生成TiSi，形成欧姆接触。

S6）、沉积通孔层金属W。

由此，制备得到包含有MOS器件的半导体结构。

本申请的一些实施例提供一种半导体结构，如图3所示，包括：组件层1和金属层10，组件层1包括：基底层11；金属层10设置于基底层1上。金属层10通过如下方法制备得到：

提供组件层；采用惰性气体等离子体对包含待沉积金属的靶材进行溅射，生成待沉积金属的溅射原子；采用射频对溅射原子进行激发，形成包含待沉积金属离化离子的等离子体；向组件层施加交流电，利用交流电对待沉积金属离化离子在所述组件层上沉积进行控制；其中，在交流电的负半周内，待沉积金属离化离子在组件层的吸引作用下沉积在组件层上，形成金属层；在交流电的正半周内，组件层上的自由电子和交流电发生电中和。

其中，上述金属层10在制备过程中可以降低沉积功率，从而可以减小电弧缺陷，进而可以提高金属层10制备良率。

在一些实施例中，如图3所示，组件层1还包括设置于基底层11上的具有至少一个通孔P的第一膜层，金属层10覆盖每个通孔P的底壁和侧壁。

在这些实施例中，第一膜层示例的可以为ILD层40，这时，金属层10可以为MOS器件中的金属钛层，金属层10在沉积时，通过上述交流电的偏压，可以沿垂直于组件层1所在的方向进行运动或沉积，从而可以使金属层10均匀覆盖在每个通孔P的底壁和侧壁上，进而可以减小金属层10采用相关技术中的SIP沉积所带来的沉积不均匀，导致通孔P的侧壁和/或底壁发生金属层沉积不良的问题。

在一些实施例中，金属层10的厚度可以为400-600埃。

在一些实施例中，该半导体结构还包括：金属化合物半导体层20，金属化合物半导体层20和金属层10位于每个通孔P中的部分共同组成阻挡层。

在这些实施例中，该金属化合物半导体层20可以为TiN层，该TiN层可以通过金属有机化学气相沉积制备得到，同样能够减少SIP沉积所带来的沉积功率较大，容易发生电弧缺陷的问题。

在一些实施例中，金属化合物半导体层20的厚度可以为120~165埃。

本申请的一些实施例提供一种芯片，该芯片包括如上所述的半导体结构。

该芯片采用如上所述的半导体结构，可以减少上述电弧缺陷，从而可以将其应用于车载电子产品中，具有良好的应用前景。

本申请的一些实施例提供一种如上所述的芯片在车载电子产品中的应用。

在这些实施例中，由于上述半导体结构在制备过程中能够减少电弧缺陷等不良，因此，可以满足车用电子产品的应用需求。

以上介绍了本申请的具体实施方式，为了对本申请产生的技术效果进行客观说明，接下来，将通过如下实施例和对比例进行描述。

在以下的实施例和对比例中，所有原料均可以通过商业形式购买获得，并且为了保持实验的可靠性，如下实施例和对比例所采用的原料均具有相同的物理和化学参数或经过同样的处理。

实施例1

将wafer置于除气腔室去除残留水汽。具体工艺参数为：除气温度为300℃，除气时间90s。

将wafer置于预清洗腔室去除氧化层，并进一步降低残气。具体工艺参数为：等离子体清洗时产生氩气等离子体所采用的射频激发功率为100W，施加在组件层上的交流电的功率为200W，氩气的流量5sccm，处理时间为30s。

将wafer置于IMP腔室，沉积Ti薄膜。得到目标厚度为500埃的Ti薄膜，具体工艺参数为：施加在Ti靶材上的直流电源的功率为2400W，交流电的功率为300W，产生氩气等离子体的射频激发功率为2000W，环状钛靶材上的直流电的功率为1400W，通入的氩气的流量为35sccm，腔室内温度为200℃，沉积时间为80s。

将wafer置于MOCVD腔室，使用TDMAT作为前驱反应物，沉积TiN薄膜：

步骤1）、TDMAT热反应生成TiN(C) 、HN(CH

步骤2）、采用氢气/氮气等离子体去除沉积的TiCN化合物中的C，从而提高TiN纯度，降低其电阻率。

重复上述步骤1）和步骤2）三次。得到目标厚度为100埃的TiN薄膜，具体工艺参数为：沉积温度为405℃，氮气的载气流量为2500sccm，TDMAT的流量为55sccm，沉积时间为13秒。等离子体作用温度为405℃，等离子体采用的氢气的流量为1800sccm，等离子体采用的氮气的流量1200sccm，等离子体作用时间为30s。

实施例2

实施例2中晶圆制备方法与实施例1中晶圆制备方法基本相同，不同的是：实施例2中TiN薄膜的厚度为150埃。

对比例1

将wafer置于除气腔室去除前层残留水汽。具体工艺参数与实施例1的具体工艺参数基本相同，在此不再赘述。

将wafer置于预清洗腔室去除氧化层，并进一步降低残气。具体工艺参数与实施例1基本相同，在此不再赘述。

将wafer置于SIP TTN腔室，沉积Ti/TiN薄膜。具体工艺参数为：钛薄膜沉积时，直流电源的功率保持在32000W，氩气的流量为 8sccm，沉积时间为20s，最终获得Ti薄膜的厚度为500埃。TiN薄膜沉积时，直流电源的功率保持在30000W，氮气的流量为 65sccm，沉积时间80s，最终获得TiN薄膜的厚度为600埃。

对比例2

对比例2 中Ti薄膜的沉积与对比例1中Ti薄膜的沉积基本相同，不同的是，对比例2中TiN薄膜沉积采用与对比例1中相同的工艺沉积300埃，采用与实施例1相同的工艺沉积100埃。

测试例

在上述沉积完TiN薄膜之后，通过缺陷量测可以检测出对比例1和对比例2会偶发严重的电弧缺陷，而实施例1和实施例2由于采用IMP（Ionized Metal Plasma，游离的金属等离子体）和MOCVD 沉积，IMP大大降低了电击穿几率，而MOCVD 沉积不存在等离子体和电击穿的问题，因此可以大幅度降低电弧缺陷的发生几率，确保了车用电子产品的应用需求。

在上述实施例1和实施例2的参数条件下，通过测试发现，采用上述具体的工艺参数，可以使车用MOS器件的电学性质匹配原有条件：

采用本申请实施例制备的晶圆与采用对比例1和对比例2制备的晶圆的MOS管处于开启状态时源极和漏极之间的电阻（RDSON）测试值对比如图7所示，在图7中，10号和11号是采用本申请实施例制备的晶圆，不同的是，10号和11号的TiN薄膜的厚度略有不同，但都位于本申请实施例提供的参数范围内，12号是采用对比例2制备的晶圆。

由图7可以得出：对于MOS管处于开启状态时源极和漏极之间的电阻而言，10号、11号和12号的测试值与其他标号的测试值没有明显差异，符合客户要求。其中，11号的测试值最佳。

在以上条件基础上，相关技术存在电弧缺陷的几率较大，而本申请实施例几乎不存在电弧缺陷，具有良好的制作稳定性。

具体的，如图8所示，9号、13号和14号分别为采用对比例1制备的晶圆，12号是采用对比例2制备的晶圆，10号和11号是采用实施例1制备的晶圆，不同的是，10号和11号的工艺参数和最终形成的TiN薄膜的厚度略有不同，但都位于本申请实施例提供的参数范围内。

由图8可知：9号晶圆上出现电弧缺陷（为黑色），13号和14号虽然没有9号严重，但是缺陷也较多（如有较多的黑点），良率不佳。12号没有出现电弧，缺陷有所减少，但是黑点仍然较多。10号和11号晶圆均未出现电弧缺陷，且黑点较少。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。