半导体结构及浅沟槽隔离结构制备方法

技术领域

本申请涉及半导体制造领域，尤其涉及一种半导体结构及浅沟槽隔离结构制备方法。

背景技术

随着大规模集成电路集成度不断提高，0.18um及以下的元器件有源区之间的隔离槽大多数采用浅沟槽隔离(Shallow trench isolation，简写为STI)技术来制作。通常以抗反射(Darc)层和氮化硅(SiN)层作为硬掩膜层对沟槽进行刻蚀。其中氮化硅层不仅作为沟槽刻蚀的掩膜层，同时也作为化学机械抛光(Chemical Mechanical Polishing，简写为CMP)的停止层。

但是，单以氮化硅作为CMP的停止层会存在在沟槽刻蚀过程中使氮化硅被消耗一部分。图7是现有技术中浅沟槽结构的示意图。如图7所示，由于在沟槽刻蚀过程中氮化硅层71被消耗了一部分，从而导致晶圆刻蚀率的差异直接影响氮化硅层71的均匀度，如图7中(a)部分所示；而氮化硅层71的均匀度差直接导致CMP工艺台阶高度(Step Height)均匀度变差，如图7中(b)部分所示；从而影响后续多晶硅(Poly)刻蚀，导致形成的多个浅沟槽结构72之间具有高度差，如图7中(c)部分所示，进一步影响产品电性。

因此，提供一种改善浅沟槽隔离台阶高度差均匀度的方法，以避免影响后续多晶硅刻蚀和产品电性是亟需解决的技术问题。

发明内容

本申请所要解决的技术问题是提供一种半导体结构及浅沟槽隔离结构制备方法，以改善半导体结构中浅沟槽隔离台阶高度差的均匀度，从而避免影响后续多晶硅刻蚀和产品电性。

为了解决上述问题，本申请提供了一种浅沟槽隔离结构制备方法，所述方法包括：提供一衬底；于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；去除剩余的所述牺牲层；沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。

在一些实施例中，所述衬底为硅衬底或一具有外延层的硅衬底；所述第一刻蚀阻挡层的材料为氮化硅；所述牺牲层的材料为氧化硅或无定形碳；所述第二刻蚀阻挡层的材料为抗反射型材料。

在一些实施例中，所述的图形化所述硬掩膜层的步骤进一步包括：图形化所述第二刻蚀阻挡层；以图形化后的所述第二刻蚀阻挡层为掩膜版图形化所述牺牲层；以图形化后的所述牺牲层为掩膜版图形化所述第一刻蚀阻挡层。

在一些实施例中，所述的图形化所述硬掩膜层的步骤进一步包括：采用自对准接触刻蚀的方式图形化所述硬掩膜层。

在一些实施例中，以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽的步骤进一步包括：沟槽刻蚀完成后，所述牺牲层的剩余厚度大于或等于30纳米。

在一些实施例中，所述牺牲层的材料为氧化硅；所述去除剩余的所述牺牲层的步骤进一步包括：采用湿法刻蚀的方式去除剩余的所述牺牲层。

在一些实施例中，所述牺牲层的材料为无定形碳；所述去除剩余的所述牺牲层的步骤进一步包括：采用灰化工艺去除剩余的所述牺牲层。

在一些实施例中，所述沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构的步骤进一步包括：采用高密度等离子体化学气相沉积的方式，于所述沟槽内及所述第一刻蚀阻挡层表面沉积隔离材料；以所述第一刻蚀阻挡层为平坦化的停止层进行平坦化；去除剩余的所述第一刻蚀阻挡层，形成所述浅沟槽隔离结构。

在一些实施例中，所述的去除剩余的所述第一刻蚀阻挡层的步骤进一步包括：采用化学机械抛光的方式去除剩余的所述第一刻蚀阻挡层。

为了解决上述问题，本申请还提供了一种半导体结构，包括多个浅沟槽隔离结构，所述浅沟槽隔离结构采用本发明所述方法制备而成，多个所述浅沟槽隔离结构的台阶高度差均匀。

上述技术方案，通过在所述第一刻蚀阻挡层及所述第二刻蚀阻挡层之间设置所述牺牲层，避免了所述第一刻蚀阻挡层在沟槽刻蚀的过程中被消耗，从而避免晶圆刻蚀率的差异直接影响所述第一刻蚀阻挡层的均匀度，使得形成的多个所述浅沟槽隔离结构之间的台阶高度差均匀，避免影响后续多晶硅刻蚀和产品电性，提高了产品的良率。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请的实施例中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例中浅沟槽隔离结构制备方法的步骤示意图；

图2～图6为本申请一实施例中主要步骤形成的器件结构示意图；

图7是现有技术中浅沟槽结构的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

下面首先对本申请实施例所提供的一种浅沟槽隔离结构制备方法进行介绍。

请一并参阅图1～图6，其中，图1为本申请一实施例中浅沟槽隔离结构制备方法的步骤示意图，图2～图6为本申请一实施例中主要步骤形成的器件结构示意图。

如图1所示，本实施例所述的浅沟槽隔离结构制备方法包括：步骤S101，提供一衬底；步骤S102，于所述衬底上形成硬掩膜层，所述硬掩膜层包括依次层叠的第一刻蚀阻挡层、牺牲层及第二刻蚀阻挡层；步骤S103，图形化所述硬掩膜层，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽；步骤S104，去除剩余的所述牺牲层；步骤S105，沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构，多个所述浅沟槽隔离结构之间的台阶高度差均匀。

在本实施例中，所述衬底1可以为硅衬底或一具有外延层(未示出)的硅衬底。所述外延层可以为单层或多层结构，因其具有高电阻率，在后续制造半导体结构的过程中，所述外延层能够保证半导体结构具有高的击穿电压，而低电阻的衬底又降低了电阻，从而降低了半导体结构饱和压降。在一些实施例中，所述外延层的材料可以为氮化镓(GaN)。

请参阅步骤S102及图2，于所述衬底1上形成硬掩膜层3，所述硬掩膜层3包括依次层叠的第一刻蚀阻挡层31、牺牲层32及第二刻蚀阻挡层33。在本实施例中，所述第一刻蚀阻挡层31的材料为氮化硅；所述牺牲层32的材料为氧化硅或无定形碳；所述第二刻蚀阻挡层33的材料为抗反射型材料，所述第二刻蚀阻挡层33可以是无机抗反射层(例如氮氧化硅)或有机抗反射层(Brac)。所述第二刻蚀阻挡层33用于减少入射光波和反射光波之间的干涉，避免影响光刻时光刻胶成像的分辨率。在本实施例中，所述衬底1的表面具有初始氧化层2，所述初始氧化层2作为缓冲层，用于避免所述第一刻蚀阻挡层31与所述衬底1直接接触产生应力而损坏所述衬底1。在本实施例中，所述硬掩膜层3上还形成有图形化的光阻层4，以作为后续图形化所述硬掩膜层3时的初始掩膜版。

请参阅步骤S103及图3～图4，图形化所述硬掩膜层3，并以图形化后的硬掩膜层为掩膜版刻蚀所述衬底，以形成多个间隔排布的沟槽5。

如图3所示，在本实施例中，所述的图形化所述硬掩膜层3的步骤进一步包括：图形化所述第二刻蚀阻挡层33，具体的以图形化的光阻层4为掩膜版、以所述牺牲层32为刻蚀停止层对所述第二刻蚀阻挡层33进行图形化，所形成的器件结构如图3中(a)部分所示；以图形化后的所述第二刻蚀阻挡层33为掩膜版图形化所述牺牲层32，具体的以图形化后的所述第二刻蚀阻挡层33为掩膜版、以所述第一刻蚀阻挡层31为刻蚀停止层对所述牺牲层32进行图形化，剩余的所述第二刻蚀阻挡层33在刻蚀中被刻蚀掉，所形成的器件结构如图3中(b)部分所示；以图形化后的所述牺牲层32为掩膜版图形化所述第一刻蚀阻挡层31，具体的以图形化后的所述牺牲层32为掩膜版、以所述衬底1为刻蚀停止层对所述第一刻蚀阻挡层31进行图形化(当衬底1上形成有初始氧化层2时，本步骤还包括图形化所述初始氧化层2)，所形成的器件结构如图3中(c)部分所示。

在另一些实施例中，所述的图形化所述硬掩膜层3的步骤进一步包括：采用自对准接触刻蚀的方式图形化所述硬掩膜层3。具体的包括以图形化的上一层膜层结构为掩膜版，依次自对准接触刻蚀相应的下一膜层结构。

如图4所示，在本实施例中，以图形化后的硬掩膜层3为掩膜版刻蚀所述衬底1，以形成多个间隔排布的沟槽5的步骤进一步包括：沟槽5刻蚀完成后，所述牺牲层32的剩余厚度X大于或等于30纳米。通过在对沟槽5刻蚀完成后，所述牺牲层32的剩余厚度X大于或等于30纳米，可以保证刻蚀窗口(Window)，避免下层衬底1受到损伤。

请参阅步骤S104及图5，去除剩余的所述牺牲层32。如图5所示，在本实施例中，去除剩余的所述牺牲层32后，所述第一刻蚀阻挡层31表面平整，可以提高后续CMP工艺台阶高度(Step Height)均匀度。

具体的，在所述牺牲层32的材料为氧化硅时，所述去除剩余的所述牺牲层32的步骤进一步包括：采用湿法刻蚀的方式去除剩余的所述牺牲层32。在所述牺牲层32的材料为无定形碳时，所述去除剩余的所述牺牲层32的步骤进一步包括：采用灰化工艺去除剩余的所述牺牲层32。

请参阅步骤S105及图6，沉积隔离材料并平坦化，以在每一所述沟槽内形成一个浅沟槽隔离结构6，多个所述浅沟槽隔离结构6之间的台阶高度差均匀。如图6所示，在本实施例中，所述沉积隔离材料，具体为，用高密度等离子体化学气相沉积(HDP)的方式，于所述沟槽5内及所述第一刻蚀阻挡层31表面沉积隔离材料，所形成的器件结构如图6中(a)部分所示；所述平坦化，具体为，以所述第一刻蚀阻挡层31为平坦化的停止层进行平坦化，所形成的器件结构如图6中(b)部分所示，此时，所述凹槽5中沉积的隔离材料处于同一水平面AA’；去除剩余的所述第一刻蚀阻挡层31，形成所述浅沟槽隔离结构6，所形成的器件结构如图6中(c)部分所示。在本实施例中，所述平坦化的步骤进一步包括：采用化学机械抛光的方式进行平坦化。

上述技术方案，通过在所述第一刻蚀阻挡层31及所述第二刻蚀阻挡层33之间设置所述牺牲层32，避免了所述第一刻蚀阻挡层31在沟槽5刻蚀的过程中被消耗，从而进一步避免晶圆刻蚀率的差异影响所述第一刻蚀阻挡层31的均匀度；由于平坦化前所述第一刻蚀阻挡层31具有良好的均匀度，使得形成的多个所述浅沟槽隔离结构6之间的台阶高度差均匀，避免影响后续多晶硅刻蚀和产品电性，提高了产品的良率。

基于同一发明构思，本申请还提供了一种半导体结构。

如图6(c)所示，所述半导体结构包括多个浅沟槽隔离结构6，所述浅沟槽隔离结构6采用本发明前述方法制备而成，多个所述浅沟槽隔离结构6的台阶高度差均匀。具体的，多个所述浅沟槽隔离结构6的远离所述衬底的表面齐平，处于同一水平面A A’。所述浅沟槽隔离结构6的形成方式，请参见前文所述，此处不再赘述。

上述技术方案，通过在所述第一刻蚀阻挡层31及所述第二刻蚀阻挡层33之间设置所述牺牲层32，避免了所述第一刻蚀阻挡层31在沟槽5刻蚀的过程中被消耗，从而进一步避免晶圆刻蚀率的差异影响所述第一刻蚀阻挡层31的均匀度；由于平坦化前所述第一刻蚀阻挡层31具有良好的均匀度，使得形成的多个所述浅沟槽隔离结构6之间的台阶高度差均匀，避免影响后续多晶硅刻蚀和产品电性，提高了产品的良率。

需要说明的是，在本文中，诸如第二和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，有语句“还包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

本说明书中的各个实施例均采用相关的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于结构实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本申请的优选实施方式，并非用于限定本申请的保护范围。应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。