校准方法、校准装置及多相时钟电路

技术领域

本申请属于电子电路领域，特别是涉及一种校准方法、校准装置及多相时钟电路。

背景技术

在典型的多相时钟电路中，多相位时钟信号通常从PLL(Phase Locked Loop，锁相环)输出并经多路选择器后驱动后级电路，以满足后级电路的时钟需求。然而，发明人在实际应用中发现，由于时钟树和物理实现的差异，时钟最终输出的相位差与参考相位差之间存在误差。因此，如何对多相时钟电路进行相位差校准已成为相关领域技术人员亟需解决的技术问题之一。

发明内容

鉴于以上所述现有技术的缺点，本申请的目的在于提供一种校准方法、校准装置及多相时钟电路，用于解决现有技术中存在的上述问题。

为实现上述目的及其他相关目的，本申请的第一方面提供一种校准方法，所述校准方法包括：按照第一预设规则分别选通多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及分别选通一相应时钟信号作为相应的辅时钟信号，所述第一预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第一预设值；按照第二预设规则分别选通所述多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及分别选通一相应时钟信号作为相应的辅时钟信号，所述第二预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第二预设值，其中所述第一预设值不等于所述第二预设值；获取所述第一预设规则和所述第二预设规则下各主时钟信号与相应的辅时钟信号之间的时间差；根据所述时间差确定各主时钟信号的延迟调整量，并根据所述延迟调整量获取所述多相位时钟信号之间的相位误差；根据所述相位误差获取所述多相位时钟信号的校准量。

于所述第一方面的一实施例中，根据所述时间差确定各主时钟信号的延迟调整量，包括：根据所述时间差获取所述时间差对应的频率信号；根据所述频率信号获取各主时钟信号的延迟调整量。

于所述第一方面的一实施例中，根据所述延迟调整量获取所述多相位时钟信号之间的相位误差的方法为：

于所述第一方面的一实施例中，根据所述相位误差获取所述多相位时钟信号的校准量的方法为：

于所述第一方面的一实施例中，所述第一预设值为2×π/(m+1)，所述第二预设值为4×π/(m+1)，其中，m+1为所述多相位时钟信号的相位数量。

本申请的第二方面提供一种校准装置，包括：主选择器，用于接收多相位时钟信号并在控制器的控制下从所述多相位时钟信号中选择一相位时钟信号输出作为主时钟信号；辅选择器，用于接收所述多相位时钟信号并在所述控制器的控制下从所述多相位时钟信号中选择一相应相位时钟信号输出作为辅时钟信号，其中所述主时钟信号与所述辅时钟信号的参考相位差为预设值，且所述预设值为不等于0的值；时间差获取模块，用于接收所述主时钟信号和所述辅时钟信号并获取所述主时钟信号与所述辅时钟信号之间的时间差；控制器，与所述主选择器、所述辅选择器和所述时间差获取模块相连，用于根据所述主时钟信号与所述辅时钟信号之间的时间差确定对所述主时钟信号的延迟调整量；延迟调整模块，与所述主选择器和所述控制器相连，用于根据所述延迟调整量对所述主时钟信号的延迟进行调整，使得所述主时钟信号和所述辅时钟信号之间的相位差等于或接近于所述预设值。

于所述第二方面的一实施例中，所述控制器进一步用于按照第一预设规则控制所述主选择器分别选通所述多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及控制所述辅选择器分别选通一相应时钟信号作为相应的辅时钟信号，并按照第二预设规则控制所述主选择器分别选通所述多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及控制所述辅选择器分别选通一相应时钟信号作为相应的辅时钟信号；其中，所述第一预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第一预设值，所述第二预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第二预设值，所述第一预设值与所述第二预设值不同；所述时间差获取模块获取第一预设规则和第二预设规则下各主时钟信号与相应的辅时钟信号之间的时间差，所述控制器基于所述时间差确定各主时钟信号的延迟调整量，根据所述延迟调整量获得所述多相位时钟信号之间的相位误差，并根据所述相位误差获取所述多相位时钟信号的校准量。

于所述第二方面的一实施例中，所述校准装置还包括频率转化模块；所述频率转化模块，连接在所述时间差获取模块和所述控制器之间，用于接收主时钟信号与相应的辅时钟信号之间的时间差，并根据所述时间差获取所述时间差对应的频率信号；所述控制器根据所述频率信号获取各主时钟信号的延迟调整量。

于所述第二方面的一实施例中，所述控制器具体用于根据以下公式获得所述多相位时钟信号之间的相位误差：

于所述第二方面的一实施例中，所述控制器具体用于根据以下公式获取所述多相位时钟信号的校准量：

于所述第二方面的一实施例中，所述延迟调整模块连接在所述主选择器的输出端与时间差获取模块的输入端之间。

于所述第二方面的一实施例中，所述多相位时钟信号中的每一相位时钟信号与所述主选择器的相应的输入端之间各连接一个所述延迟调整模块。

于所述第二方面的一实施例中，所述第一预设值为2×π/(m+1)，所述第二预设值为4×π/(m+1)，其中，m+1为多相位时钟信号的相位数量。

本申请的第三方面提供一种多相时钟电路，所述多相时钟电路包括：时钟信号产生电路，用于产生多相位时钟信号；主选择器，用于接收所述多相位时钟信号并在控制器的控制下从所述多相位时钟信号中选择一相位时钟信号输出作为主时钟信号；辅选择器，用于接收所述多相位时钟信号并在所述控制器的控制下从所述多相位时钟信号中选择一相应相位时钟信号输出作为辅时钟信号，其中所述主时钟信号与所述辅时钟信号的参考相位差为预设值，且所述预设值为不等于0的值；时间差获取模块，用于接收所述主时钟信号和所述辅时钟信号并获取所述主时钟信号与所述辅时钟信号之间的时间差；控制器，与所述主选择器、所述辅选择器和所述时间差获取模块相连，用于根据所述主时钟信号与所述辅时钟信号之间的时间差确定对主时钟信号的延迟调整量；延迟调整模块，与所述主选择器和所述控制器相连，用于根据所述延迟调整量对所述主时钟信号的延迟进行调整，使得所述主时钟信号和所述辅时钟信号之间的相位差等于或接近于所述预设值。

如上所述，本申请一个或多个实施例中所述的校准方法具有以下有益效果：

所述校准方法通过获取第一预设规则和第二预设规则下各主时钟信号与相应的辅时钟信号之间的时间差来确定各主时钟信号的延迟调整量，并基于该延迟调整量来获取多相位时钟信号之间的相位误差，进而根据该相位误差来获取多相位时钟信号的校准量，基于该校准量能够实现对多相位时钟信号的相位校准。

附图说明

图1显示为本申请所述校准方法于一具体实施例中的流程图。

图2显示为本申请所述校准装置于一具体实施例中涉及的结构图示例。

图3A显示为本申请所述校准方法于一具体实施例中的关键步骤流程图。

图3B显示为本申请所述校准装置于一具体实施例中涉及的结构图示例。

图4显示为本申请所述校准装置于一具体实施例中涉及的结构图示例。

元件标号说明

S11～S15 步骤

S31～S32 步骤

具体实施方式

以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。本申请还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本申请的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。

需要说明的是，以下实施例中所提供的图示仅以示意方式说明本申请的基本构想，图示中仅显示与本申请中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。此外，在本文中，诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

目前的多相时钟校准技术，多基于鉴频鉴相器和低频滤波器，结合数字控制，调节压控振荡器(VCO)控制电压或锁相环(PLL)多相输出延迟以达到校准目的。然而，调节VCO控制电压难以直接应用于多输出电路，调节PLL多相输出延迟存在硬件开销和功耗过大的问题。针对这些问题，本申请的一实施例中提供一种校准方法，请结合参考图1和2，所述校准方法包括：

S11，按照第一预设规则分别选通多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及分别选通一相应时钟信号作为相应的辅时钟信号，所述第一预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第一预设值。

所述多相位时钟信号可以是clk_p0、clk_p1、…、clk_pm，其中m为大于1的整数。以四相位时钟信号(即，m＝3)为例，请参阅图2，四相时钟信号产生电路输出四相位时钟信号，分别为clk_p0、clk_p1、clk_p2和clk_p3，并且clk_p0、clk_p1、clk_p2和clk_p3中相邻两相位时钟信号之间的参考相位差均为π/2。主选择器与辅选择器分别用于接收该四相位时钟信号并在控制器的控制下选通相应相位的时钟信号。在第一预设规则下，控制器通过控制主选择器，使主选择器分别选通该四相位时钟信号中的每一相位时钟信号作为主时钟信号通过主选择器输出，即，使clk_p0、clk_p1、clk_p2和clk_p3轮流作为主时钟信号通过主选择器输出；与此同时，控制器控制辅选择器，使辅选择器分别选通各相应时钟信号作为辅时钟信号通过辅选择器输出。每个主时钟信号与其相应的辅时钟信号之间的参考相位差为第一预设值。第一预设值可根据实际需求设置，例如，可以为2×π/(m+1)。因此对位四相位时钟信号而言，第一预设值为π/2，也就是说，当控制器控制主选择器选通clk_p0作为主时钟信号时，相应的，控制器会控制辅选择器选通与clk_p0之间的参考相位差为π/2的时钟信号clk_p1作为为辅时钟信号，即clk_p0作为主时钟信号时，相应的辅时钟信号为clk_p1，同理，clk_p1作为主时钟信号时，相应的辅时钟信号为clk_p2；clk_p2作为主时钟信号时，相应的辅时钟信号为clk_p3；clk_p3作为主时钟信号时，相应的辅时钟信号为clk_p0。

S12，按照第二预设规则分别选通所述多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及分别选通一相应时钟信号作为相应的辅时钟信号，所述第二预设规则下各主时钟信号与相应的辅时钟信号之间的参考相位差为第二预设值。

如图2所示，同样地，在第二预设规则下，控制器依然通过控制主选择器，使主选择器分别选通该四相位时钟信号中的每一相位时钟信号作为主时钟信号通过主选择器输出，即，使clk_p0、clk_p1、clk_p2和clk_p3轮流作为主时钟信号通过主选择器输出。与此同时，控制器控制辅选择器，使辅选择器分别选通各相应时钟信号作为辅时钟信号通过辅选择器输出。每个主时钟信号与其相应的辅时钟信号之间的参考相位差为第二预设值，第二预设值不等于第一预设值。第二预设值可根据实际需求设置，例如，可以为4×π/(m+1)，对于四相位时钟信号而言，第二预设值为π。也就是说，当控制器控制主选择器选通clk_p0作为主时钟信号时，相应的，控制器会控制辅选择器选通与clk_p0之间的参考相位差为π的时钟信号clk_p2作为辅时钟信号，即clk_p0作为主时钟信号时，相应的辅时钟信号为clk_p2，同理，clk_p1作为主时钟信号时，相应的辅时钟信号为clk_p3；clk_p2作为主时钟信号时，相应的辅时钟信号为clk_p0；clk_p3作为主时钟信号时，相应的辅时钟信号为clk_p1。

S13，获取所述第一预设规则和所述第二预设规则下各主时钟信号与相应的辅时钟信号之间的时间差。

如图2所示，时间差获取模块连接主选择器与辅选择器，用于接收主选择器输出的主时钟信号与辅选择器输出的辅时钟信号，并获取各主时钟信号与相应的辅时钟信号之间的时间差t(pi,pj_dmy)，其中pi表示主时钟信号，pj_dmy表示辅时钟信号。

S14，根据所述时间差确定各主时钟信号的延迟调整量，并根据所述延迟调整量获取所述多相位时钟信号之间的相位误差。

在一个实施例中，如图2所示，控制器可根据时间差获取模块输出的所述时间差，计算主时钟信号的延迟调整量。

在另一个实施例中，如图3A所示，根据时间差确定各主时钟信号的延迟调整量的方法包括：

S31，根据所述时间差获取所述时间差对应的频率信号。

可选地，如图3B所示，可在时间差获取模块与控制器之间连接频率转化模块(如电流控制振荡器ICO)，由频率转化模块接收时间差获取模块输出的时间差，并将时间差转换为频率信号，并将转换后的频率信号发送给控制器。

S32，根据所述频率信号获取所述主时钟信号的延迟调整量。

具体地，控制器可以根据频率转化模块发送的频率信号，获取各个主时钟信号的延迟调整量。

如前所述，由于在第一预设规则及第二预设规则下，主控制器通过控制主选择器使多相位时钟信号中的每一相位时钟信号轮流作为主时钟信号，因此控制器可以获取每一相位时钟信号在第一预设规则下的延迟调整量，以及每一相位时钟信号在第二预设规则下的延迟调整量。

在获取到主时钟信号的延迟调整量后，主控制器可控制延迟调整模块对主时钟信号的延迟进行调整，使主时钟信号与相应的辅时钟信号之间的相位差等于或接近于预设值。其中，相位差接近于预设值是指相位差与预设值之间的差值小于预设阈值，该预设阈值可以根据实际需求设置。在第一预设规则下，该预设值为第一预设值，在第二预设规则下，该预设值为第二预设值。

在一个实施例中，主控制器根据所述延迟调整量获取多相位时钟信号之间的相位误差的方法为：

其中，Δt(k+1,k)为第k相位时钟信号与第k+1相位时钟信号的相位误差，m+1为多相位时钟信号的相位数量，c

上述相位误差的计算公式可通过以下方式得到：

第一预设规则下，根据获取的主时钟信号的延迟调整量对主时钟信号的延迟进行调整后，各主时钟信号与相应的辅时钟信号的相位差均等于或接近为第一预设值d

第二预设规则下，根据获取的主时钟信号的延迟调整量对主时钟信号的延迟进行调整后，各主时钟信号与相应的辅时钟信号的相位差均等于或接近为第二预设值d

上述d

t(p1,p0)＝d

t(p2,p1)＝d

……

t(pm,pm-1)＝d

t(p0,pm)＝d

上述(1)、(2)……(m)、(m+1)相加等于-T(T为周期)，从而得出：

将

由此进一步可以得到，

S15，根据所述相位误差获取多相位时钟信号的校准量。

在一个实施例中，获得相位误差后，根据所述多相位时钟信号的相位误差获取所述多相位时钟信号的校准量的方法可为：

其中，c(k)为第k相位时钟信号的校准量。

优选地，若min(c(0),c(1),...,c(m))＜0，则为所有的c(k)施加一个-cmin的偏置，其中，cmin为min(c(0),c(1),...,c(m))。

根据以上描述可知，本实施例提供的所述校准方法基于误差抵消算法来获取所述多相位时钟信号的相位误差以及校准量，该过程仅需通过简单的代数运算即可得到校准量，实现简单且有利于减少硬件开销以及功耗。

在获取每一相位时钟信号的校准量之后，在多相位时钟信号产生电路输出多相位时钟信号时，主控制器可控制延迟调整模块，使其根据相应的校准量对每一相位时钟信号进行校准，并输出校准后的多相位时钟信号。

于本申请的一实施例中，如图2或3B所示，延迟调整模块连接在所述主选择器的输出端与时间差获取模块的输入端之间。多相位时钟信号经主选择器选择后输出，每一时刻仅输出一个相位的时钟信号来驱动后级电路，该输出的一相位时钟信号经延迟调整模块校准后输出至相应的后级电路。

于本申请的另一实施例中，如图4所示，所述多相位时钟信号中的每一相位时钟信号与所述主选择器的相应的输入端之间各连接一个所述延迟调整模块。每一时刻可以输出所有相位的时钟信号来驱动后级电路，每一相位时钟信号经对应的延迟调整模块校准后输出。实际应用中，也可以根据实际需求从中选取一相或多相位时钟信号使用。

基于以上对所述校准方法的描述，本申请实施例还提供一种校准装置。请参阅图2、图3B及图4，于本申请的一实施例中，所述校准转置包括：

主选择器，用于接收多相位时钟信号并在控制器的控制下从所述多相位时钟信号中选择一相位时钟信号输出作为主时钟信号。

辅选择器，用于接收所述多相位时钟信号并在所述控制器的控制下从所述多相位时钟信号中选择一相应相位时钟信号输出作为辅时钟信号，其中所述主时钟信号与所述辅时钟信号的参考相位差为预设值，且所述预设值为不等于0的值。

时间差获取模块，用于接收所述主时钟信号和所述辅时钟信号并获取所述主时钟信号与所述辅时钟信号之间的时间差。

控制器，与所述主选择器、所述辅选择器和所述时间差获取模块相连，用于根据所述主时钟信号与所述辅时钟信号之间的时间差确定对所述主时钟信号的延迟调整量。

延迟调整模块，与所述主选择器和所述控制器相连，用于根据所述延迟调整量对所述主时钟信号的延迟进行调整，使得所述主时钟信号和所述辅时钟信号之间的相位差等于或接近于所述预设值。

在一个实施例中，所述控制器进一步用于按照第一预设规则控制所述主选择器分别选通多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号以及控制所述辅选择器分别选通一相应时钟信号作为相应的辅时钟信号，并按照第二预设规则控制所述主选择器分别选通多相位时钟信号中的每一相位时钟信号作为分别的主时钟信号，以及控制所述辅选择器分别选通一相应时钟信号作为相应的辅时钟信号；其中，第一预设规则下所述各主时钟信号与相应的辅时钟信号之间的参考相位差为第一预设值，第二预设规则下所述各主时钟信号与相应的辅时钟信号之间的参考相位差为第二预设值，所述第一预设值与所述第二预设值不同；所述时间差获取模块获取第一预设规则和第二预设规则下各主时钟信号与相应的辅时钟信号之间的时间差，所述控制器基于所述时间差确定各主时钟信号的延迟调整量，根据所述延迟调整量获得多相位时钟信号之间的相位误差，并根据所述相位误差获取多相位时钟信号的校准量。

在一个实施例中，所述第一预设值为2×π/(m+1)，所述第二预设值为4×π/(m+1)，其中，m+1为多相位时钟信号的相位数量。

在一个实施例中，如图3B、图4所示，所述校准装置还包括频率转化模块；所述频率转化模块连接在所述时间差获取模块和所述控制器之间，用于接收主时钟信号与相应的辅时钟信号之间的时间差，并根据所述时间差获取所述时间差对应的频率信号输出至所述控制器。所述控制器根据所述频率信号获取各主时钟信号的延迟调整量。

在一个实施例中，所述控制器具体用于根据以下公式获得多相位时钟信号之间的相位误差：

其中，Δt(k+1,k)为第k相位时钟信号与第(k+1)相位时钟信号之间的相位误差，m+1为多相位时钟信号的相位数量，c

在一个实施例中，所述控制器具体用于根据以下公式获取多相位时钟信号的校准量：

其中，c(k)为第k相位时钟信号的校准量。

在一个实施例中，如图3B所示，所述延迟调整模块连接在所述主选择器的输出端与时间差获取模块的输入端之间。

在另一个实施例中，如图4所示，所述多相位时钟信号中的每一相位时钟信号与所述主选择器的相应的输入端之间各连接一个所述延迟调整模块。

本申请实施例还提供一种多相时钟电路。所述多相时电路包括时钟信号产生电路及上述实施例所述的校准装置，所述校准装置至少包括主选择器、辅选择器、时间差获取模块、控制器及延迟调整模块。

具体而言，时钟信号产生电路用于产生多相位时钟信号。

主选择器用于接收多相位时钟信号并在控制器的控制下从多相位时钟信号中选择一相位时钟信号输出作为主时钟信号。

辅选择器用于接收所述多相位时钟信号并在控制器的控制下从多相位时钟信号中选择一相应相位时钟信号输出作为辅时钟信号，其中所述主时钟信号与所述辅时钟信号的参考相位差为预设值，且所述预设值为不等于0的值。

时间差获取模块用于接收所述主时钟信号和所述辅时钟信号并获取主时钟信号与辅时钟信号之间的时间差。

控制器与所述主选择器、所述辅选择器和所述时间差获取模块相连，用于根据主时钟信号与辅时钟信号之间的时间差确定对主时钟信号的延迟调整量。

延迟调整模块与所述主选择器和所述控制器相连，用于根据所述延迟调整量对所述主时钟信号的延迟进行调整，使得所述主时钟信号和所述辅时钟信号之间的相位差等于或接近于所述预设值。

此外，相关技术中也有基于鉴频鉴相器和低频滤波器并结合数字控制来调整VCO(Voltage Controlled Oscillator，压控振荡器)或PLL多相输出延迟来实现相位校准的目的。然而，调节VCO控制电压的方式难以直接应用于多输出电路，而调节PLL多相输出延迟的方式则存在硬件开销和功耗过大的问题。不同于相关技术中所采用的方案，本申请一个或多个实施例中所述的校准方法及校准装置采用辅时钟信号作为参考进行校准，只需在多相时钟电路中增加一路选择器而无需额外的参考源。所述校准方法及校准装置通过细调多相时钟的时钟树延迟来达到校准目的，而非直接调整PLL的多相输出，此种方式硬件开销较小，符合低功耗设计的需求。并且，所述校准方法及校准装置在电路配置和算法流程上具有相当的灵活性。再者，本申请一个或多个实施例中所述的校准方法及校准装置可以通过延迟调整模块来调整主时钟信号的延迟，通过配置所述延迟调整模块的数量和位置，可以实现一相或多相位时钟信号的同时输出，既适用于单输出电路又适用于多输出电路。

因此，本申请有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。