一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构及其制造方法

技术领域

本发明属于半导体功率器件及制造技术领域，特别涉及一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构及其制造方法。

背景技术

能源消费的激增使得对用于发电、运输和用电的高效电力电子设备的需求日益增长。硅基器件在传统的电力电子应用中较为常用，然而宽带隙半导体如氮化镓更有效，因此，氮化镓在未来的能源应用中显得更为有效。在众多的垂直器件结构中，氮化镓基准垂直沟槽MOSFET是一种具有吸引力的器件结构,准垂直结构的特点使得其具有更高的成本效益及更容易与其他器件(如SBD，LED等)集成，且其非常适合于高压、高功率密度功率转换器的地面和空间应用。然而，氮化镓功率MOSFET在遭受重离子辐射时，可能会发生灾难性故障，例如单粒子栅穿(SEGR)或单粒子烧毁(SEB)。SEB的发生依赖于MOSFET器件结构中寄生BJT的开启，该BJT结构由重离子入射产生的电子空穴对在源漏偏压下的移动产生的短暂瞬态电流打开，由于再生反馈机制，BJT中的集电极电流增加到第二次击穿开始的点，在源极和漏极之间创造了一个永久的短路，使MOSFET失效。

发明内容

为了克服上述现有技术的缺点，本发明的目的在于提供一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构及制造方法，引入额外的空穴泄露路径，增强抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构抗单粒子烧毁性能。

为了实现上述目的，本发明采用的技术方案是：

一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构，包括依次设置的衬底层、复合缓冲层、漏极重掺杂N+型氮化镓层、低掺杂N-型氮化镓漂移层、P型基区层和源极重掺杂N+型氮化镓层，漏电极设置在所述漏极重掺杂N+型氮化镓层远离所述复合缓冲层的一面，在所述低掺杂N-型氮化镓漂移层远离所述漏极重掺杂N+型氮化镓层的一面，设置有与栅极沟槽对应的栅下P型氮化镓区，所述栅极沟槽的槽底设置有栅下金属，槽壁或槽壁与槽底设置栅介质；所述源极重掺杂N+型氮化镓层中设置与所述P型基区层接触的P型基区接触金属，所述栅介质上设置栅电极，所述P型基区接触金属和所述源极重掺杂N+型氮化镓层均与源电极接触，所述源电极与所述栅下金属通过互联金属层进行互联。

在一个实施例中，所述低掺杂N-型氮化镓漂移层设置在所述漏极重掺杂N+型氮化镓层的中间，两处漏电极对称布置于所述低掺杂N-型氮化镓漂移层的两侧；所述栅下P型氮化镓区设置在所述低掺杂N-型氮化镓漂移层的中间，所述栅下金属设置在所述栅极沟槽的中间，所述栅介质、所述P型基区层以及所述源极重掺杂N+型氮化镓层均关于所述栅下金属对称布置；所述栅极沟槽两侧的源极重掺杂N+型氮化镓层分别布置有一处P型基区接触金属。

在一个实施例中，所述栅极沟槽深度为600nm-1um；所述源极重掺杂N+型氮化镓层上开有P基区凹槽，所述P型基区接触金属布置于所述P基区凹槽中，所述P基区凹槽的深度为200nm-500nm；所述源极重掺杂N+型氮化镓层、P型基区层和低掺杂N-型氮化镓漂移层与所述漏极重掺杂N+型氮化镓层形成台阶结构，所述漏电极布置于台阶结构的台阶面，所述台阶结构高度即源极重掺杂N+型氮化镓层、P型基区层和低掺杂N-型氮化镓漂移层的总厚度为1.5um-15um。

在一个实施例中，所述衬底层，材料为SiC或Si或Sapphire，厚度为100-1500μm；所述复合缓冲层包括成核层、过渡层与复合缓冲层；成核层材料为AlN，厚度为50-300nm；过渡层材料为Al组分变化的AlGaN，或AlGaN/GaN超晶格，厚度为100nm-1μm；缓冲层材料为GaN或者AlGaN，厚度为100nm-10μm。

在一个实施例中，所述漏极重掺杂N+型氮化镓层的材料为重掺杂N型GaN，掺杂浓度为1×10

所述低掺杂N-型氮化镓漂移层的材料为轻掺杂N型GaN，掺杂浓度为1×10

所述栅下P型氮化镓区的材料为重掺杂P型GaN，掺杂浓度为5×10

所述P型基区层的材料为重掺杂P型GaN，掺杂浓度为5×10

所述源极重掺杂N+型氮化镓层的材料为重掺杂N型GaN，掺杂浓度为1×10

在一个实施例中，所述栅下金属设置在栅下P型氮化镓区的表面或者嵌入所述栅下P型氮化镓区形成欧姆接触；所述栅介质设置在栅下P型氮化镓区的表面并沿所述栅极沟槽侧壁延伸至所述源极重掺杂N+型氮化镓层，所述栅电极与栅介质以及所述栅极沟槽侧壁形成MOS结构；所述源电极与源极重掺杂N+型氮化镓层形成欧姆接触；所述漏电极与漏极重掺杂N+型氮化镓层形成欧姆接触；所述P型基区接触金属与P型基区层形成欧姆接触。

在一个实施例中，所述栅下P型氮化镓区通过离子注入和扩散形成，所述栅介质为通过沉积形成的SiO

在一个实施例中，所述互联金属层与源极重掺杂N+型氮化镓层之间，以及与栅电极之间，均布设有钝化层。

本发明还提供了所述抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的制造方法，包括如下步骤：

S1：在衬底层上依次生长复合缓冲层、漏极重掺杂N+型氮化镓层和低掺杂N-型氮化镓漂移层；

S2：在低掺杂N-型氮化镓漂移层远离漏极重掺杂N+型氮化镓层的一面，通过离子注入以及扩散，形成栅下P型氮化镓区；

S3：在栅下P型氮化镓区形成后，按S1生长次序，继续生长P型基区层和源极重掺杂N+型氮化镓层；

S4：对源极重掺杂N+型氮化镓层刻蚀出P基区凹槽，对源极重掺杂N+型氮化镓层和P型基区层刻蚀出栅极沟槽，对源极重掺杂N+型氮化镓层、P型基区层和低掺杂N-型氮化镓漂移层刻蚀出台阶结构；

S5：在所述P基区凹槽上制备P型基区接触金属；

S6：在所述台阶结构的台阶面，即漏极重掺杂N+型氮化镓层上制备漏电极，形成欧姆接触；在源极重掺杂N+型氮化镓层和P型基区接触金属上制备源电极，形成欧姆接触；

S7：在所述栅极沟槽沉积一层栅介质；

S8：覆盖所述栅极介质制备栅电极；

S9：在栅介质与栅下P型氮化镓区的接触位置开孔制备栅下金属，形成欧姆接触；

S10：利用互联金属层连接源电极与栅下金属。

在一个实施例中，所述S2，通过镁离子注入以及扩散，形成栅下P型氮化镓区；所述S9与S10之间，先在器件表面沉积一层钝化层，然后在源电极以及栅下金属处开孔，利用互联金属层形成互联。

与现有技术相比，本发明的有益效益在于：

1、本发明提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构，在基础的抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构上引入栅极下方的栅下P型氮化镓区，为重离子入射后产生的空穴提供了额外的泄露路径，实现了抗单粒子烧毁性能的提高。

2、本发明提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构，保持了基础准垂直沟槽MOSFET的结构，且引入的栅下P型氮化镓区还可以缓解沟槽附近拥挤的电场，因此提高了击穿电压，避免了新结构对器件原有特性的破坏。

3、本发明相比较于现有的抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构，仅增加离子注入和扩散工艺，在工艺难度和制造成本增加有限的情况下，做到了有效提升抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的扛单粒子烧毁能力，改善产品性能。

附图说明

图1是现有抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构示意图。

图2是本发明抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构示意图。

图3是本发明提出的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构制造方法流程示意图。

图4为本发明提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构制造方法的过程示意图。

附图标记说明：

图中：1-衬底层；2-复合缓冲层；3-漏极重掺杂N+型氮化镓层；4-低掺杂N-型氮化镓漂移层；5-栅下P型氮化镓区；6-栅下金属；7-P型基区层；8-源极重掺杂N+型氮化镓层；9-P型基区接触金属；10-源电极；11-栅介质；12-栅电极；13-钝化层；14-漏电极；15-互联金属层。

具体实施方式

下面结合附图和实施例详细说明本发明的实施方式。

图1示出了现有抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构，可以看出，该结构中，源电极10和栅电极12均位于器件台阶结构上(源电极10位于最上层的源极重掺杂N+型氮化镓层8上方，栅电极12制作于栅极沟槽内的栅介质11上方)，器件的漏电极14位于器件台阶结构下的漏极重掺杂N+型氮化镓层上。

本发明的主体是针对器件元胞区域的结构设计，而器件的外延生长和离子注入、扩散等工艺为本领域技术人员理解，因此本发明不做叙述。

为了便于描述，本发明中，以衬底层1为“下方”，以生长方向为“上方”。该方位并不形成对本发明的限定，例如，也可以认为衬底层1是“上方”，其它层位于其“下方”，或可以认为衬底层1是“左方”，其它层位于其“右方”。

以下结合附图和实施例对本发明提出的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构制造方法作进一步详细说明。

本发明提供了一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构及其制造方法，在现有抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构基础上，通过增加栅极下方的P型氮化镓结构，为重离子入射产生的空穴提供额外泄露路径，有效提升抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构抗单粒子烧毁的性能。

实施例一

请参见图2，图2是本发明实施例提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的结构示意图。按照前述以衬底层1为“下方”，以生长方向为“上方”的限定，本实施例提供的氮化镓基晶体管包括自下而上依次设置的衬底层1、复合缓冲层2、漏极重掺杂N+型氮化镓层3、低掺杂N-型氮化镓漂移层4、P型基区层7和源极重掺杂N+型氮化镓层8。

其中漏电极14设置在漏极重掺杂N+型氮化镓层3上表面，位于低掺杂N-型氮化镓漂移层4的两侧。

本发明在低掺杂N-型氮化镓漂移层4的上部设置有栅下P型氮化镓区5，栅下P型氮化镓区5对应地位于栅极沟槽的正下方。并且，栅极沟槽的槽底设置有栅下金属6，并在槽壁或同时在槽壁与槽底设置栅介质11。

源极重掺杂N+型氮化镓层8中设置P型基区接触金属9，P型基区接触金属9与P型基区层7接触。

栅电极12设置在栅介质11上，源电极10与P型基区接触金属9相接并与源极重掺杂N+型氮化镓层8接触，源电极10与栅下金属6通过互联金属层15进行互联。

根据本实施例的结构，通过在栅极沟槽底部添加栅下P型氮化镓区5，制备栅下金属6并形成欧姆接触，通过互联金属层15与源电极10连接，为单粒子入射产生的空穴提供额外的泄露路径，从而降低寄生BJT开启的可能性，提升器件的抗辐射性能，能够使器件更好地适应宇航等高辐射环境。

具体地，栅电极12、栅介质11以及栅下P型氮化镓区5的氮化镓形成MOS结构，在栅电极12加正压至一定程度时，MOS界面(P-GaN靠近凹槽侧壁的附近)处形成反型层，当源极接地，漏极正偏时，电子可以先依次通过最上层的源极重掺杂N+型氮化镓层8、P型基区层7的反型沟道以及低掺杂N-型氮化镓漂移层4，最后通过漏极重掺杂N+型氮化镓层3被漏电极14收集。当重离子入射氮化镓基准垂直结构MOSFET器件时，沿着入射的路径会产生许多电子空穴对，这些电子通过器件的漂移区和重掺杂N+型氮化镓被漏极吸收，而空穴通过漂移区、P型基区以及P型基区接触金属被源极吸收。空穴的迁移率相对于电子更小，因此空穴如果不能迅速被源极吸收，在较高的漏极偏压下有可能会导致寄生BJT和冲击电离相互作用引发雪崩倍增，导致持续的双极作用和持续增加电流，从而导致SEB。本发明的器件在基础结构上加入栅下P型氮化镓区5，制备栅下金属6并形成欧姆接触，与源电极10、P型基区接触金属9通过互联金属连接，为重离子入射产生的空穴提供额外的泄露路径，从而降低寄生BJT开启的可能性，提升氮化镓MOSFET器件的抗辐射性能。

在本发明的一些实施例中，源极重掺杂N+型氮化镓层8、P型基区层7和低掺杂N-型氮化镓漂移层4与漏极重掺杂N+型氮化镓层3形成一个单台阶结构，漏电极14布置于台阶结构的台阶面即底面，也即源电极10和漏电极14分别设在该台阶结构的上方和下方。其中，低掺杂N-型氮化镓漂移层4设置在漏极重掺杂N+型氮化镓层3的中间，而两处漏电极14对称布置于低掺杂N-型氮化镓漂移层4的两侧。示例地，该台阶结构高度，即源极重掺杂N+型氮化镓层8、P型基区层7和低掺杂N-型氮化镓漂移层4的总厚度为1.5um-15um。在本发明的实施例中，进一步优选为4.1μm，台阶结构底部即为漏极重掺杂N+型氮化镓3。该实施例可以较好的平衡器件的导通电阻以及击穿电压，避免器件的提前穿通击穿。

在本发明的一些实施例中，栅下P型氮化镓区5设置在低掺杂N-型氮化镓漂移层4的中间，栅下金属6设置在栅极沟槽的中间，示例地，该栅极沟槽深度为600nm-1um。栅介质11、P型基区层7以及源极重掺杂N+型氮化镓层8均关于栅下金属6对称布置，栅电极12覆盖栅极沟槽(栅介质11的上方)。该实施例在为空穴提供额外泄露路径之外，也改善了栅极附近的电场分布，进一步提高了器件的抗辐照性能。

在本发明的一些实施例中，栅极沟槽两侧的源极重掺杂N+型氮化镓层8分别布置有一处P型基区接触金属9。具体地，在源极重掺杂N+型氮化镓层8上开有P基区凹槽，P型基区接触金属9布置于P基区凹槽中，覆盖P基区凹槽，P基区凹槽的深度为200nm-500nm

在本发明的一些实施例中，栅下金属6设置在栅下P型氮化镓区5的表面或者嵌入栅下P型氮化镓区5形成欧姆接触；栅介质11设置在栅下P型氮化镓区5的表面并沿栅极沟槽侧壁延伸至源极重掺杂N+型氮化镓层8，栅电极12与栅介质11以及栅极沟槽侧壁形成MOS结构；源电极10与源极重掺杂N+型氮化镓层8形成欧姆接触；漏电极14与漏极重掺杂N+型氮化镓层3形成欧姆接触；P型基区接触金属9与P型基区层7形成欧姆接触。

在本发明的一些实施例中，栅下P型氮化镓区5通过离子注入和扩散形成，栅介质11为通过沉积形成的SiO

在本发明的一些实施例中，互联金属层15与源极重掺杂N+型氮化镓层8之间，以及与栅电极12之间，均设有钝化层13。

在本发明的一些实施例中，材料选择如下：

衬底层1，材料为SiC或Si或Sapphire，厚度为100-1500μm；进一步选择为Si，厚度675μm。

复合缓冲层2包括成核层、过渡层与复合缓冲层；成核层材料为AlN，厚度为50-300nm，进一步选择为200nm；过渡层材料为Al组分变化的AlGaN，或AlGaN/GaN超晶格，厚度为100nm-1μm，进一步选择为铝组分变化的AlGaN，厚度750nm；缓冲层材料为GaN或者AlGaN，厚度为100nm-10μm，进一步选择为GaN，厚度1μm。其中，成核层、过渡层与缓冲层均为非故意掺杂。

漏极重掺杂N+型氮化镓3的材料为重掺杂N型GaN，掺杂浓度为1×10

低掺杂N-型氮化镓漂移层4的材料为轻掺杂N型GaN，掺杂浓度为1×10

栅下P型氮化镓区5的材料为重掺杂P型GaN，掺杂浓度为5×10

P型基区层7的材料为重掺杂P型GaN，掺杂浓度为5×10

源极重掺杂N+型氮化镓8的材料为重掺杂N型GaN，掺杂浓度为1×10

栅电极12材料的下面第一层为Ti，或Ni，或Al，或Ta，或TiN，或TaN。源电极10和漏电极14，材料的最下面两层为Ti/Al，或Ta/Al，或Mo/Al。P型基区接触金属9和栅下金属6，材料的最下面一层为Ni，或Cr，或Pt。互联金属15材料的下面第一层为Ti或Al。

进一步选择，栅电极12材料从下往上为Ni/Au，厚度为50/300nm。源电极10和漏电极14材料从下往上为Ti/Al/Ni/Au，厚度为20/120/40/50nm。P型基区接触金属9和栅下金属6材料从下往上为Ni/Au，厚度为20/20nm。互联金属15材料从下往上为Ti/Au，厚度为20/150nm。该实施例中的金属层选择是基于实验产生的最佳真实数据，可以最大限度优化器件的性能，降低其电极的欧姆电阻。

实施例二

在上述实施例一的基础上，本实施例提供了一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的制造方法。请参照图3和图4a～图4o，图3为本发明实施例提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构制造方法流程示意图，图4a～图4o为本发明实施例提供的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构制造方法的过程示意图。具体制备过程如下：

S1：衬底清洗：在1000℃左右的高温下，将氢气通入反应室，去除Si衬底表面的污染物。虽然该步骤并非必需，但是仍建议采用本步骤。

S2：以清洗后的衬底作为衬底层1，在衬底层1上依次生长复合缓冲层2、漏极重掺杂N+型氮化镓层3和低掺杂N-型氮化镓漂移层4。特殊地，当复合缓冲层2包含成核层、过渡层、缓冲层时，则对复合缓冲层2，是依次生长成核层、过渡层、缓冲层。如图4a、4b、4c、4d所示。

具体地，采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)设备与技术在Si衬底上依次外延生长在衬底上依次生长成核层、过渡层、缓冲层、漏极重掺杂N+型氮化镓层3和低掺杂N-型氮化镓漂移层4。

S3：在低掺杂N-型氮化镓漂移层4上部，通过离子注入以及扩散，形成栅下P型氮化镓区5，如图4e所示。

具体地，首先淀积一层SiO

S4：在栅下P型氮化镓区5形成后，继续依次外延生长P型基区层7和源极重掺杂N+型氮化镓层8，如图4f、4g所示。

具体地，采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉积)设备与技术在已有的外延结构上继续依次外延生长P型基区层7和源极重掺杂N+型氮化镓层8。

S5：依次刻蚀出栅极沟槽、P基区凹槽以及台阶结构，如图4h所示。

具体地，采用光刻工艺，制作刻蚀窗口图案，然后采用ICP设备(电感耦合等离子体刻蚀机)进行氮化镓刻蚀，刻蚀完成后在浓度为25％的TMAH溶液(温度为85℃)中浸泡半小时，修复刻蚀损伤。

本发明中，对源极重掺杂N+型氮化镓层8刻蚀，露出P型基区层7，形成P基区凹槽。对源极重掺杂N+型氮化镓层8和P型基区层7刻蚀，露出栅下P型氮化镓区5，形成栅极沟槽。对源极重掺杂N+型氮化镓层8、P型基区层7和低掺杂N-型氮化镓漂移层4刻蚀，露出漏极重掺杂N+型氮化镓层3，形成台阶结构。

S6：在P基区凹槽处，露出表面的P型基区层7上制备P型基区接触金属9，如图4i所示。

具体地，采用光刻工艺，制作P型基区接触金属9图案，然后使用电子束蒸发技术制备P型基区接触金属9，金属为Ni/Au 20/20nm，金属淀积和剥离后采用快速退火的方式对器件进行退火(退火温度为500℃，时间为30s)。

S7：在台阶结构的台阶面，即漏极重掺杂N+型氮化镓层3上制备漏电极14，形成欧姆接触，即漏电极14制作于刻蚀得到的台阶结构的漏极重掺杂N+型氮化镓层3上方。在源极重掺杂N+型氮化镓层8和P型基区接触金属9上制备源电极10，形成欧姆接触，即，源电极10位于外延结构最上层的源极重掺杂N+型氮化镓层8上方，如图4j所示。

具体地，采用光刻工艺，制作源电极图案和漏电极图案，然后使用电子束蒸发技术制备源电极和漏电极，金属为Ti/Al/Ni/Au 20/120/40/50nm，金属淀积和剥离后采用快速退火的方式对器件进行退火(退火温度为400℃，时间为30s)。

S8：在栅极沟槽的上方沉积一层栅介质11，如图4k所示。

具体地，栅介质11的材料为SiO

S9：在栅介质11上制备栅电极12，如图4l所示。

具体地，采用光刻工艺，制作栅电极图案，然后采用磁控溅射技术制备栅电极12，金属为Ni/Au 50/300nm,溅射完成后采用快速退火的方式对器件进行退火(退火温度为400℃，时间为10min)。

S10：在栅介质11与栅下P型氮化镓区5的接触的地方开孔制备栅下金属6，形成欧姆接触，如图4m所示。

具体地，采用光刻工艺，制作栅下P型氮化镓区欧姆接触电极图案，然后使用电子束蒸发技术制备栅下P型氮化镓区欧姆接触电极，金属为Ni/Au20/20nm，金属淀积和剥离后采用快速退火的方式对器件进行退火(退火温度为500℃，时间为30s)

S11：在器件表面沉积一层钝化层13，如图4n所示。

虽然该步骤并非必需，但仍建议执行该步骤。具体地，钝化层13的材料为SiN

S12：在源电极10以及栅下金属6上方开孔，利用互联金属层15形成互联，如图4o所示。

具体地，采用光刻工艺形成钝化开孔的窗口，通过湿法刻蚀去除源电极、漏电极14和栅下金属6上方的钝化层13，然后再次采用光刻工艺，制作互联金属图案，然后使用真空蒸镀技术制备互联金属层15，金属为Ti/Au 20/100nm，接着在丙酮溶液中进行金属剥离。

至此，完成抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的制备。本实施例的一种抗单粒子烧毁的氮化镓基准垂直沟槽MOSFET器件结构的制造工艺简单且容易控制，与传统半导体工艺相兼容。

以上内容是结合较佳实施例对发明所作的描述，不能认定本发明的具体实施只局限这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。