半导体结构及其制作方法、存储器

技术领域

本公开涉及半导体技术领域，具体地，涉及一种半导体结构及其制作方法、存储器。

背景技术

动态随机存取存储器(DRAM，Dynamic Random Access Memory)的存储阵列架构是由包括一个晶体管和一个电容器的存储单元(即1T1C的存储单元)组成的阵列。晶体管的栅极与字线相连，漏极与位线相连，源极与电容器相连。

随着动态随机存取存储器的尺寸不断缩小，存储单元的尺寸也随之缩小。如何保证动态随机存取存储器中存储单元的性能，成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提出一种半导体结构及其制作方法、存储器。

根据本公开的第一方面，提供了一种半导体结构，包括：衬底、位于所述衬底上方的多个有源柱、存储结构、多个晶体管；

所述多个有源柱沿第一方向和第二方向呈阵列排布；每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；所述第一子有源柱的材料包含第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率；

所述存储结构，覆盖所述第一子有源柱的侧壁；

每一所述晶体管的沟道结构位于所述第二子有源柱内，所述沟道结构的延伸方向与所述第二子有源柱的延伸方向相同。

上述方案中，所述第一元素包括N型掺杂元素或P型掺杂元素，所述第一子有源柱的材料包括半导体材料；或者，所述第一元素包括金属元素，所述第一子有源柱的材料包括所述金属元素的化合物。

上述方案中，所述衬底包括隔离结构，多个所述有源柱位于所述隔离结构上。

上述方案中，所述存储结构包括：

第一电极层，所述第一电极层覆盖所述第一子有源柱的侧壁；

介质层，至少覆盖所述第一电极层的侧壁；

第二电极层，位于所述介质层的间隙中，覆盖所述介质层的表面。

上述方案中，所述半导体结构还包括：围绕所述第二子有源柱顶部侧壁的第一保护层；

所述第一保护层包括多个第一保护柱和多个第二保护柱；

每个所述第一保护柱位于在第一方向相邻的两个第二子有源柱顶部之间，且覆盖相邻的两个第二子有源柱相对的两个侧壁；

每一所述第二保护柱沿第一方向延伸，覆盖所述第二子有源柱顶部未被所述第一保护柱覆盖的侧壁，并且覆盖所述第一保护柱的侧壁。

上述方案中，所述第二子有源柱中部的径宽小于所述第二子有源柱顶部的径宽和/或所述第二子有源柱底部的径宽；

所述晶体管包括：环绕所述第二子有源柱设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二有源柱相对的两个端部的源极和漏极，所述栅极远离所述栅极氧化层的一侧与所述第二保护柱远离所述栅极氧化层的一侧的侧壁齐平。

上述方案中，所述半导体结构还包括：

多条位线，位于所述晶体管上，与所述第二子有源柱顶部电连接。

根据本公开的第二个方面，提供了一种存储器，包括：一个或多个如本公开上述方案中任一项所述的半导体结构。

根据本公开的第三方面，提供了一种半导体结构的制作方法，所述方法包括：

提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个有源柱；每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；

在所述第一子有源柱中增加第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率；

至少在所述第一子有源柱的侧壁形成存储结构；

形成多个晶体管，所述晶体管的沟道结构位于所述第二子有源柱内，所述沟道结构的延伸方向与所述第二子有源柱的延伸方向相同。

上述方案中，

所述第一元素包括N型或P型掺杂元素，在所述第一子有源柱中增加第一元素，包括：通过扩散或者离子注入工艺在所述第一子有源柱中增加N型或P型掺杂元素；

或者，

所述第一元素包括金属元素，在所述第一子有源柱中增加第一元素，包括：形成覆盖所述第一子有源柱的侧壁的含有所述金属元素的金属层；采用退火工艺，使得所述金属层和所述第一子有源柱反应形成金属化合物。

上述方案中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个有源柱，包括：

在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱；每一所述半导体柱包括第一部分、位于所述第一部分上的第二部分、以及位于所述第二部分上的第三部分；

形成覆盖所述第三部分的顶面的支撑层；

形成至少覆盖所述第三部分的侧壁的第二保护层；

对所述半导体柱进行氧化处理，以使所述第一部分被完全氧化成氧化柱，且所述第二部分的表面被氧化成氧化层；

去除所述第二部分的表面的氧化层，得到所述第一子有源柱；

在形成所述存储结构之后，去除所述支撑层以及所述第二保护层，得到所述第二子有源柱。

上述方案中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱，包括：

提供半导体基底；

在所述基底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；

对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理，形成所述多个半导体柱。

上述方案中，所述形成支撑层，包括：

在多个所述半导体柱之间填充满所述第一绝缘材料，得到第一绝缘层；

沉积第二绝缘材料，所述第二绝缘材料覆盖所述第一绝缘层和所述半导体柱的顶面，得到所述第二绝缘层；

沿所述第二方向去除部分所述第二绝缘层形成第一浅沟槽，所述第一浅沟槽的底面与所述半导体柱的顶面齐平，在所述第一浅沟槽内填充所述第一绝缘材料；

沿所述第一方向去除部分所述第二绝缘层形成第二浅沟槽，所述第二浅沟槽的底面与所述半导体柱的顶面齐平，且暴露出所述半导体柱的顶面；在所述第二浅沟槽内填充所述第二绝缘材料；

未被去除的所述第二绝缘层和所述第二浅沟槽内填充所述第二绝缘材料构成所述支撑层。

上述方案中，所述形成第二保护层，包括：

去除部分所述第一绝缘材料，形成第三浅沟槽；所述第三浅沟槽的底面与所述第三部分的底面齐平，暴露出所述第三部分的侧壁；

沉积牺牲材料，所述牺牲材料至少覆盖所述第三部分的侧壁，得到所述第二保护层。

上述方案中，所述至少在所述第一子有源柱的侧壁形成存储结构，包括：

形成覆盖所述第一子有源柱侧壁的第一导电层；

形成至少覆盖所述第一导电层的侧壁的介质层；

在所述介质层的间隙中形成第二导电层。

上述方案中，形成所述存储结构之后，所述方法还包括：形成围绕所述第二子有源柱顶部侧壁的第一保护层；

所述形成第一保护层，包括：

在所述第二子有源柱之间形成第一绝缘材料；

去除所述第二子有源柱顶部的部分第一绝缘材料，形成多个第一凹槽，每个所述第一凹槽暴露出在第一方向上相邻的两个所述第二子有源柱顶部相对的两个侧壁；

填充所述第一凹槽形成多个第一保护柱；

去除所述第二子有源柱顶部剩余的所述第一绝缘材料，形成多个沿所述第一方向延伸的第二凹槽；

在所述第二凹槽的侧壁形成多个第二保护柱，所述第一保护柱与所述第二保护柱共同构成所述第一保护层。

上述方案中，所述形成晶体管，包括：

在形成所述第一保护层之后，去除所述第二子有源柱中部对应的第一绝缘材料，暴露出所述第二子有源柱中部的侧壁；

形成覆盖所述第二子有源柱中部的侧壁的栅极氧化层；

形成覆盖所述栅极氧化层的栅极；

在所述第二子有源柱底部和顶部分别形成源极、漏极；

在所述第二保护柱之间以及所述栅极之间形成隔离结构。

上述方案中，所述形成覆盖栅极氧化层的栅极，包括：

在所述栅极氧化层的间隙中填充栅极导电材料；

以所述第一保护层为掩膜层，去除部分所述栅极导电材料，剩余的栅极导电材料形成所述栅极。

上述方案中，

在形成所述栅极氧化层之前，去除所述第二子有源柱中部的侧壁，形成具有凹部的所述第二子有源柱，以及与所述凹部对应的凹陷空间；在所述凹陷空间中，至少形成环绕所述凹部的栅极氧化层。

本公开实施例中提出的一种半导体结构的制作方法：通过在衬底上形成多个有源柱，每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱，在所述第一子有源柱中增加第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率，再在所述第一子有源柱的侧壁的形成存储结构；以及形成位于所述第二子有源柱内的所述晶体管的沟道结构。本公开实施例中利用在所述第一子有源柱中增加第一元素来降低第一子有源柱的电阻率，从而减小第一子有源柱与存储结构之间的电阻，进而减少信号传输的延迟，最终提高半导体结构的性能。此外，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。

附图说明

图1为本公开实施例中提供的一种DRAM晶体管的电路连接示意图；

图2为本公开实施例提供的半导体结构的制作方法的流程示意图；

图3至图31为本公开实施例提供的一种半导体结构的制作过程的立体结构示意图。

在上述附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。

具体实施方式

为使本公开实施例的技术方案和优点更加清楚，下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。

此外，为了便于描述，可以在本文中使用诸如“在……上”、“在……之上”、“在……上方”、“上”“上部”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了在附图中所描绘的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其它方式定向(旋转90度或处于其它取向)并且同样可以相应地解释本文使用的空间相对描述词。

在本公开实施例中，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。被添加在衬底顶部的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括多种半导体材料，例如硅、硅锗、锗、砷化嫁、磷化锢等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层(其中形成互连线和/或过孔触点)、以及一个或多个电介质子层。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

本公开实施例涉及的半导体结构是将被用于后续制程以形成最终的器件结构的至少一部分。这里，所述最终的器件可以包括存储器，所述存储器包括但不限于动态随机存取存储器，以下仅以动态随机存取存储器为例进行说明。

但需要说明的是，以下实施例关于动态随机存取存储器的描述仅用来说明本公开，并不用来限制本公开的范围。

随着动态随机存取存储器技术的发展，存储单元的尺寸越来越小，其阵列架构由8F

本公开的一些实施例中，不论是平面晶体管还是掩埋式晶体管，动态随机存取存储器均由多个存储单元结构构成，每一个存储单元结构主要是由一个晶体管与一个由晶体管所操控的存储单元(存储电容)构成，即动态随机存取存储器包括1个晶体管(T，Transistor)和1个电容(C，Capacitor)(1T1C)的架构；其主要的作用原理是利用电容内存储电荷的多寡来代表一个二进制比特是l还是0。

图1为本公开实施例中提供的一种采用1T1C的架构的控制电路示意图；如图1所示，晶体管T的漏极与位线(BL，Bit Line)电连接，晶体管T的源区与电容C的其中一个电极板电连接，电容C的另外一个电极板可以连接参考电压，所述参考电压可以是地电压也可以是其他电压，晶体管T的栅极与字线(WL，Word Line)连接；通过字线WL施加电压控制晶体管T导通或截止，位线BL用于在晶体管T导通时，对所述晶体管T执行读取或写入操作。

然而，为了实现存储器的小型化发展，动态随机存取存储器的尺寸在不断缩小，存储单元中电容与晶体管之间的电阻越来越大，影响存储单元的信号传输；同时，电容的尺寸也随之缩小，进而使得形成电容与晶体管对准的工艺难度越来越大。

基于此，为解决上述问题中的一个或多个，本公开实施例提供了一种半导体结构的制作方法。图2为本公开实施例提供的半导体结构的制作方法的流程示意图。如图2所示，本公开实施例提供的半导体结构的制作方法包括以下步骤：

S201、提供衬底，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个有源柱；每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；

S202、在所述第一子有源柱中增加第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率；

S203、至少在所述第一子有源柱的侧壁形成存储结构；

S204、形成多个晶体管，所述晶体管的沟道结构位于所述第二子有源柱内，所述沟道结构的延伸方向与所述第二子有源柱的延伸方向相同。

应当理解，图2中所示的步骤并非排他的，也可以在所示操作中的任何步骤之前、之后或之间执行其他步骤；图2中所示的各步骤可以根据实际需求进行顺序调整。

这里及下文中，第一方向和第二方向表示为与衬底的顶面平行的两个正交方向；第三方向为垂直于衬底的顶面的方向，也就是第三方向为所述有源柱的延伸方向；其中，所述衬底的顶面可以理解为与所述有源柱的延伸方向垂直的平面。

在一些实施例中，所述第一方向与所述第二方向之间的夹角范围为0-90度。在一些具体实施例中，所述第一方向可以垂直于所述第二方向。可以理解的是，所述第一方向与所述第二方向之间的夹角构建了所述半导体柱的沿所述第一方向与所述第二方向的阵列排布的位置关系。

示例性地，第一方向表示为附图中的X方向；第二方向表示为附图中的Y方向；第三方向表示为附图中的Z方向。

图3至图31为本公开实施例提供的一种半导体结构的制作过程的立体结构示意图。下面结合图2、图3至图31，对本公开实施例提供的半导体结构的制作方法进行详细地说明。

执行步骤S201，参考图3至图14，形成多个有源柱。

在一些实施例中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个有源柱，包括以下步骤：

a、在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱；每一所述半导体柱包括第一部分、位于所述第一部分上的第二部分、以及位于所述第二部分上的第三部分；

b、形成覆盖所述第三部分的顶面的支撑层；

c、形成至少覆盖所述第三部分的侧壁的第二保护层；

d、对所述半导体柱进行氧化处理，以使所述第一部分被完全氧化成氧化柱，且所述第二部分的表面被氧化成氧化层；

e、去除所述第二部分的表面的氧化层，得到所述第一子有源柱；

f、在形成所述存储结构之后，去除所述支撑层以及所述第二保护层，得到所述第二子有源柱。

执行步骤a，参考图3至图6，形成多个半导体柱。

在一些实施例中，在所述衬底上形成沿第一方向和第二方向呈阵列排布的多个半导体柱，包括：

提供半导体基底；

在所述基底中形成多条沿第一方向间隔排布的第一沟槽，以及多条沿第二方向间隔排布的第二沟槽；

对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理，形成所述多个半导体柱。

参考图3，所述半导体基底100的材料可以包括硅(Si)、锗(Ge)、锗化硅(SiGe)等。

参考图3，通过光刻-蚀刻工艺(LE，Lithography-Etch)对所述半导体基底100的顶面进行第一刻蚀，在所述半导体基底中形成多个沿第一方向间隔排布的第一沟槽T1；这里，每一所述第一沟槽T1沿第二方向延伸。所述第一沟槽T1将所述半导体基底100划分为多个半导体条102。

这里，所述第一沟槽T1位于半导体基底中，也就是说，第一沟槽T1沿第三方向上的深度小于所述半导体基底100沿第三方向上的厚度。

所述第一刻蚀包括但不限于干法等离子体刻蚀工艺。

在一些实施例中，所述第一沟槽T1包括但不限于浅槽隔离(STI，Shallow TrenchIsolation)结构。

参考图4，在所述第一沟槽T1中形成第一绝缘材料201；其中，所述第一绝缘材料201的顶面与所述半导体基底100的顶面基本齐平；这里，所述第一绝缘材料201用于起支撑作用。

在一些实施例中，所述第一绝缘材料201的组成材料包括但不限于氧化硅(SiO

形成所述第一绝缘材料201的方法包括但不限于物理气相沉积(PVD，PhysicalVapor Deposition)工艺、化学气相沉积(CVD，Chemical Vapor Deposition)工艺、原子层沉积(ALD，Atomic Layer Deposition)等工艺。

在一些实施例中，所述第一沟槽T1包括但不限于浅槽隔离(STI，Shallow TrenchIsolation)结构。

参考图5，通过光刻-蚀刻工艺，对所述半导体基底100的顶面进行第二刻蚀，在所述半导体基底100中形成多个沿第二方向间隔排布的第二沟槽T2；这里，每一所述第二沟槽T2沿第一方向延伸。所述第二沟槽T2将每个所述半导体条102分为多个半导体柱103。

这里，所述第二沟槽T2位于半导体基底中，也就是说，第二沟槽T2沿第三方向上的深度小于所述半导体基底100沿第三方向上的厚度。

所述第二刻蚀包括但不限于干法等离子体刻蚀工艺。

在一些实施例中，所述第二沟槽T2包括但不限于浅槽隔离结构。

继续参考图5，对每一所述第二沟槽T3底部进行扩大处理；这里，所述扩大处理可以理解为对对第二沟槽T2的底部进行沿第二方向的刻蚀，使得第二沟槽T2的底部沿所述第二方向的径宽大于相应沟槽的顶部沿所述第二方向的径宽。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

示例性地，所述湿法刻蚀工艺中，将刻蚀剂通入第二沟槽T2的底部，通过刻蚀剂的各向异性刻蚀，增大第二沟槽T2的底部沿Y轴方向的径宽。

示例性地，所述干法刻蚀工艺中，通过控制等离子体进行横向刻蚀，以在第二沟槽T2的底部形成径宽扩大的沟槽结构。

实际应用中，也可以在形成第一沟槽T1的过程中对每一所述第一沟槽T1底部进行扩大处理；这里，以对每一所述第二沟槽T2底部进行扩大处理作为示例。

在一些实施例中，对每一所述第一沟槽和/或所述第二沟槽底部进行扩大处理采用包括但不限于BOSCH蚀刻工艺。

示例性地，继续参考图5，先用正常蚀刻工艺形成沿第三方向上的宽度一致的沟槽，例如采用浅槽隔离工艺形成第二沟槽(此时的沟槽形态可以参照图3中第一沟槽的形态进行理解)，再利用所述BOSCH蚀刻工艺对第二沟槽底部进行扩大处理，形成如图5所示的底部被扩大的第三沟槽。

实际应用中，所述第二沟槽T2沿第三方向上的深度与所述第一沟槽T1沿第三方向上的深度可以相同，也可以不同。示例性地，所述第二沟槽T2沿第三方向上的深度与所述第一沟槽T1沿第三方向上的深度基本相同。这样，可以减少制造过程中对工艺参数的调整，降低工艺难度。

本公开实施例中，在对每一所述第一沟槽T1和/或所述第二沟槽T2底部进行扩大处理的过程后，刻蚀工艺使得位于衬底101上的多个立方体柱的底部区域被刻蚀，立方体柱的底部区域尺寸减小，进而形成所述有源柱103，参考图5。

需要说明的是，这里，每一所述半导体柱103仍然为一个整体，包括第一部分1031、位于所述第一部分上的第二部分1032、以及位于所述第二部分上的第三部分1033。每一所述半导体柱103中的第一部分1031、第二部分1032、第三部分1033仅用于沿所述半导体柱103延伸方向上对所述半导体柱103进行区域上的划分，而并不意味着第一部分1031、第二部分1032、第三部分1033可以分开或有明显堆叠界面的不同结构。

在一些实施例中，所述第一部分1031沿所述第一方向的最大径宽小于所述第二部分1032沿所述第一方向的最小径宽；和/或，所述第一部分1031沿所述第二方向的最大径宽小于所述第二部分1032沿所述第二方向的最小径宽。

示例性地，在对第二沟槽T2进行扩大处理时，所述半导体柱的第一部分1031沿Y轴方向的最大径宽小于所述半导体柱的第二部分1032沿Y轴方向的最小径宽。

本公开实施例中，通过形成底部径宽较小的所述半导体柱，利于后续工艺制程中将将所述多个半导体柱氧化形成有源柱，以在每一有源柱与衬底之间设置相应的氧化柱，使得在有源柱的部分侧壁上形成的存储结构(如，电容)能够被隔离，进而减少存储结构(如，电容)在使用的过程中漏电问题的存在。

参考图6，在所述第二沟槽中形成第一绝缘材料201；其中，所述第一绝缘材料201的顶面与所述半导体基底100的顶面基本齐平。

在一些实施例中，所述第一绝缘材料201的组成材料包括但不限于氧化硅(SiO

形成所述第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。

以及，在所述第二沟槽T2中填充满第一绝缘材料201之后，对所述第一绝缘材料201和所述半导体柱103的顶面进行化学机械抛光(CMP，Chemical Mechanical Polishing)处理，使得所述第一绝缘材料201和所述半导体柱103的顶面平齐。

执行步骤b，参考图7至图11，形成支撑层。

在一些实施例中，所述形成支撑层，包括：

在多个所述半导体柱之间填充满所述第一绝缘材料，得到第一绝缘层；

沉积第二绝缘材料，所述第二绝缘材料覆盖所述第一绝缘层和所述半导体柱的顶面，得到所述第二绝缘层；

沿所述第二方向去除部分所述第二绝缘层形成第一浅沟槽，所述第一浅沟槽的底面与所述半导体柱的顶面齐平，在所述第一浅沟槽内填充所述第一绝缘材料；

沿所述第一方向去除部分所述第二绝缘层形成第二浅沟槽，所述第二浅沟槽的底面与所述半导体柱的顶面齐平，且暴露出所述半导体柱的顶面；在所述第二浅沟槽内填充所述第二绝缘材料；

未被去除的所述第二绝缘层和所述第二浅沟槽内填充所述第二绝缘材料构成所述支撑层。

参考图7，多个所述半导体柱103之间已填充满所述第一绝缘材料201(参考图6)，得到第一绝缘层211。

继续参考图7，沉积第二绝缘材料，所述第二绝缘材料覆盖所述第一绝缘层211和所述半导体柱103的顶面，得到所述第二绝缘层212。

这里，形成所述第二绝缘层212的方法包括但不限于PVD、CVD等工艺。

这里，所述第二绝缘层212的材料与第一绝缘层211的材料可以不同。示例性地，所述第二绝缘层212的组成材料包括但不限于氮化硅或碳；所述第一绝缘层211的组成材料包括但不限于氧化硅。

参考图8，通过光刻-蚀刻工艺沿所述第二方向去除部分所述第二绝缘层212形成第一浅沟槽ST1，所述第一浅沟槽ST1的底面与所述半导体柱103的顶面齐平。

这里，所述第一浅沟槽ST1并不暴露出所述半导体柱103的顶面。

参考图9，通过包括但不限于PVD、CVD等工艺在所述第一浅沟槽ST1内填充所述第一绝缘材料201。

这里，第一绝缘材料201与所述第一绝缘层211的材料相同。示例性地，第一绝缘材料201的组成材料包括但不限于氧化硅。

参考图10，通过光刻-蚀刻工艺沿所述第一方向去除部分所述第二绝缘层212、部分所述第一绝缘材料201，形成第二浅沟槽ST2，所述第二浅沟槽ST2的底面与所述半导体柱103的顶面齐平。

这里，所述第二浅沟槽ST2暴露出所述半导体柱103的顶面。

参考图11，通过包括但不限于PVD、CVD等工艺在所述第二浅沟槽ST2内填充所述第二绝缘材料202。未被去除的所述第二绝缘层212和所述第二浅沟槽内填充所述第二绝缘材料202构成所述支撑层2121。

这里，第二绝缘材料202与所述第二绝缘层212的材料相同，且与所述第一绝缘材料201的材料不相同。所述第二绝缘材料202的组成材料包括但不限于氮化硅或碳；所述第一绝缘材料201的组成材料包括但不限于氧化硅。

这样，所述支撑层2121用于保护所述有源柱103的顶面；同时，覆盖所述有源柱103的顶面的所述支撑层2121为一体的形成网状结构，利于对所述半导体柱103进行有效的支撑。也就是说，所述支撑层2121既保护所述有源柱103的顶面，又能支撑所述阵列排布的多个所述半导体柱103，以利于形成稳定的半导体结构。

执行步骤c，参考图12至图14，形成第二保护层。

在一些实施例中，所述形成第二保护层，包括：

去除部分所述第一绝缘材料，形成第三浅沟槽；所述第三浅沟槽的底面与所述第三部分的底面齐平，暴露出所述第三部分的侧壁；

沉积牺牲材料，所述牺牲材料至少覆盖所述第三部分的侧壁，得到所述第二保护层。

参考图12，采用蚀刻工艺去除部分所述第一绝缘材料201，形成第三浅沟槽ST3；所述第三浅沟槽ST3的底面与所述第三部分1033的底面齐平，暴露出所述第三部分1033的侧壁。

这里，所采用的刻蚀工艺可以包括干法刻蚀工艺等。

示例性地，所述干法刻蚀工艺中，以支撑层2121为掩膜，沿Z轴方向蚀刻所述支撑层2121的网格间的第一绝缘材料201(参考图11)，以及所述第三部分1033之间的第一绝缘材料201(参考图11)，形成第三浅沟槽ST3。

参考图13，通过包括但不限于PVD、CVD等工艺，在第三浅沟槽ST3中沉积牺牲材料203，所述牺牲材料203覆盖所述第三浅沟槽ST3的侧壁、底面以及所述支撑层2121暴露的底面。

这里，牺牲材料203的材料与第一绝缘材料201的材料不同。示例性地，所述牺牲材料203的组成材料包括但不限于氮化硅或碳；所述第一绝缘层211的组成材料包括但不限于氧化硅。

参考图14，采用蚀刻工艺去除覆盖所述第三浅沟槽ST3底面的牺牲材料203(参考图13)，保留至少覆盖所述第三部分1033的侧壁的牺牲材料，得到所述第二保护层213。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向刻蚀，去除覆盖所述第三浅沟槽ST3底面的牺牲材料203，而至少保留覆盖所述第三部分1033的侧壁的牺牲材料203。

这样，所述第二保护层覆盖所述第三部分1033的侧壁，可以减少后续制造过程中对所述第三部分1033造成的不必要的污染。需要说明的是，所述第三部分1033在后续工艺中用于形成晶体管的沟道结构，可以理解的是沟道结构对于半导体结构的性能的影响至关重要，通过所述第二保护层覆盖所述第三部分1033的侧壁，以及所述支撑层2121覆盖所述第三部分1033的顶面，避免对后续工艺所述第三部分1033的污染，避免晶体管的沟道结构造成不必要的缺陷。

执行步骤d和e，参考图15至图18，形成第一子有源柱。

参考图15，采用蚀刻工艺去除覆盖所述有源柱103之间剩余的第一绝缘材料201(参考图14)，暴露出所述一部分1031的侧壁、所述第二部分1032的侧壁、以及部分所述衬底101的顶面。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

参考图16，对所述半导体柱103(参考图15)进行氧化处理，以使所述第一部分1031(参考图15)被完全氧化成氧化柱104，且所述第二部分1032(参考图15)的表面被氧化成氧化层106。

示例性地，通过氧化工艺对所述半导体柱103进行氧化，使得第一部分1031全部被氧化成氧化柱104，以及暴露出的半导体柱的第二部分1032的表面被氧化成氧化层106，同时，衬底101的顶面也被氧化形成一层衬底氧化层105。

这里，氧化柱104和氧化层106的材料相同。示例性地，氧化柱104和所述氧化层106的组成材料包括但不限于氧化硅。

这里，需要说明的是，前述通过对第二沟槽T2进行扩大处理后，半导体柱103底部与衬底101之间的过渡部分也就是第一部分1031的尺寸较小，易于被完全氧化。与此同时，所述第二部分1032尺寸较小相对较大，仅表面被氧化。

对所述半导体柱103进行氧化处理后，所述第三部分1033(参考图15)和第二部分1032未被氧化的部分，也就是有源柱401与衬底101之间被所述氧化柱104电隔离；防止所述有源柱401与衬底101之间的漏电缺陷。

这里及以下，每一所述有源柱401仍然为一个整体，包括第一子有源柱402、位于所述第一子有源柱402上第二子有源柱403；每一所述有源柱401中的第一子有源柱402、第二子有源柱403仅用于沿所述有源柱401延伸方向上对所述有源柱401进行区域上的划分，而并不意味着第一子有源柱402、第二子有源柱403可以分开或有明显堆叠界面的不同结构。

可以理解的是，对所述半导体柱103进行氧化处理后形成有源柱401的时候，已经同步形成了所述第一子有源柱402和所述第二子有源柱403。

这里及以下，每一所述第二子有源柱403仍然为一个整体。所述第二子有源柱403包括第二子有源柱底部4033、位于所述第二子有源柱底部4033上的第二子有源柱中部4032、以及位于所述第二子有源柱中部4032上的第二子有源柱顶部4031；每一所述第二子有源柱403中的第二子有源柱底部4033、第二子有源柱中部4032、第二子有源柱顶部4031仅用于沿所述第二子有源柱403延伸方向上对所述第二子有源柱403进行区域上的划分，而并不意味着第二子有源柱底部4033、第二子有源柱中部4032、第二子有源柱顶部4031可以分开或有明显堆叠界面的不同结构。

参考图17，在所述氧化层和所述氧化柱的间隙中填充所述第一绝缘材料201，以及在所述第二保护层213的间隙中和所述支撑层2121的网格状间隙中填充所述第一绝缘材料201。

这里，填充第一绝缘材料201的方法包括但不限于PVD、CVD等工艺。

第一绝缘材料201与氧化柱104(参考图16)、氧化层106(参考图16)的材料可以相同或者不同。示例性地，第一绝缘材料201的组成材料包括但不限于氧化硅。示例性地，第一绝缘材料201、氧化柱104、氧化层106的组成材料可以相同，这里，均以第一绝缘材料201示出。

实际应用中，可以在多个氧化柱104之间，在多个所述有源柱401之间，在所述支撑层2121的网格状间隙中，填充第一绝缘材料201，使得第一绝缘材料201与所述支撑层2121的顶面齐平。

参考图18，采用蚀刻工艺去除在所述支撑层2121的网格状间隙中、在所述第二保护层213的间隙的所述第一绝缘材料201，以及去除在所述第一子有源柱402之间的所述第一绝缘材料201，暴露出所述第一子有源柱402的侧壁；同时，保留在所述衬底101上未被去除的所述第一绝缘材料成为所述隔离结构107。

在一些具体的实施例中，所述第一子有源柱402可以深入所述隔离结构107中，且沿所述第一子有源柱402延伸方向并贯穿所述隔离结构107。所述第一子有源柱402的底部具有深入所述隔离结构107中的部分，所述隔离结构107可以为所述第一子有源柱402提供稳固的支撑。这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

结合图16和图18，在多个氧化柱104之间的第一绝缘材料201与加上氧化柱104、衬底氧化层105一起就构成了在衬底101上的隔离结构107。

示例性地，隔离结构107的组成材料包括但不限于氧化硅。隔离结构107可以改善隔离结构107之上的功能器件(例如所述第一子有源柱402、下文图21所述的存储结构315)与衬底101之间的漏电问题。

执行步骤f，参考图20至图21，形成第二子有源柱。

参考图20至图21，在形成所述存储结构315之后，去除所述支撑层2121以及所述第二保护层213，得到所述第二子有源柱403。

实际应用中，参考图20，在所述第二子有源柱403之间的间隙中填充介质层均需要被去除，仅保留所述第二子有源柱403。

示例性地，在所述第二子有源柱403之间的间隙中填充有所述支撑层2121，以及在形成所述存储结构315的过程中，填充于所述支撑层2121之间的部分第一电极层3151、介质层3152、第二电极层3153，均需要被去除。

这里，采用蚀刻工艺去除覆盖所述支撑层2121；去除填充于所述支撑层2121之间的部分第一电极层3151、介质层3152、第二电极层3153，保留至少覆盖所述第一子有源柱402的侧壁的存储结构315；去除覆盖在所述第二子有源柱403的侧壁的所述第二保护层213。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向刻蚀，去除在所述第二子有源柱403之间的间隙中填充介质层，形成所述第二子有源柱403，且暴露出所述第二子有源柱403的侧壁和顶面。

可以理解的是，在形成有源柱401(参考上述图16)的时候已经同步形成了第一子有源柱402和第二子有源柱403；这里，只是将所述第二子有源柱403之间的间隙中填充介质层均需要被去除(参考上述图20至图21)，暴露出所述第二子有源柱403的侧壁和顶面，以便于后续工艺制程的在所述第二子有源柱403内形成晶体管400的沟道结构CH、源极S、漏极D，以及围绕所述第二子有源柱403形成栅极405、栅极氧化层404(参考下述图31)。

本公开实施例中通过在衬底上形成多个有源柱，每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱。在后续工艺制程的在第一子有源柱侧壁形成存储单元，以及在所述第二子有源柱内形成晶体管的沟道结构、源极、漏极和围绕所述第二子有源柱形成栅极、栅极氧化层。也就是说，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。

执行步骤S202，继续参考图18，在所述第一子有源柱中增加第一元素。

在一些实施例中，

所述第一元素包括N型或P型掺杂元素，在所述第一子有源柱中增加第一元素，包括：通过扩散或者离子注入工艺在所述第一子有源柱中增加N型或P型掺杂元素；

或者，

所述第一元素包括金属元素，在所述第一子有源柱中增加第一元素，包括：形成覆盖所述第一子有源柱的侧壁的含有所述金属元素的金属层；采用快速热退火工艺，使得所述金属层和所述第一子有源柱反应形成金属化合物。

继续参考图18，在一些实施例中，所述第一元素可以包括N型或P型掺杂元素，采用气相扩散的工艺，将所述第一掺杂元素从所述第一子有源柱402的侧壁掺入所述第一子有源柱402中。

这里，所述N型掺杂元素可以包括氮(N)元素、磷(P)元素、砷(As)元素、锑(Sb)元素等中的至少之一；所述P型掺杂元素可以包括硼(B)元素、镓(Ga)元素、铟(In)元素等中的至少之一。

示例性地，所述第一元素包括磷元素，采用气相扩散的工艺，在800℃-1200℃温度下，通入含有磷元素的气体，所述气体与所述第一子有源柱402的侧壁接触，首先在所述第一子有源柱402的侧壁表面形成含有磷元素的薄层介质，在800℃-1200℃温度下，所述薄层介质中的磷元素扩散至所述第一子有源柱402的内部，在所述第一子有源柱402中增加磷元素；增加有磷元素所述第一子有源柱402相对于未具有磷元素所述第一子有源柱402具有较低的电阻率。

实际应用，还可以根据不同导电类型的晶体管(参考下文图31中的晶体管400)，确定所述第一元素包括N型或P型掺杂元素。示例性地，例如所述晶体管结构为N型晶体管时，则所述第一元素为N型掺杂元素，所述N型掺杂元素例如为磷元素、砷元素、锑元素；所述晶体管结构为P型晶体管时，则所述第一元素为P型掺杂元素，所述P型掺杂元素例如为硼元素、镓元素、铟元素。

继续参考图18，在另一些实施例中，所述第一元素可以包括金属元素，采用薄膜沉积工艺形成覆盖所述第一子有源柱402的侧壁的含有所述金属元素的金属层，采用退火工艺，如快速热退火工艺(RTP，Rapid Thermal Processing)，使得所述金属层和所述第一子有源柱402反应形成金属化合物。

这里，所述金属元素的组成材料包括钴(Co)、镍(Ni)、钨(W)、钛(Ti)、钽(Ta)、铜(Cu)、铝(Al)、银(Ag)和金(Au)等中的至少之一。

示例性地，所述第一元素包括钴元素，采用薄膜沉积工艺形成覆盖所述第一子有源柱402的侧壁的含有钴元素的金属层，采用快速热退火工艺，使得所述含有钴元素的金属层和所述第一子有源柱402反应形成钴的化物。在所述第一子有源柱402中增加钴元素，形成了钴的化物，增加有钴元素所述第一子有源柱402相对于未具有钴元素所述第一子有源柱402具有较低的电阻率。

实际应用中，可以根据实际需要，通过调整薄膜沉积工艺和/或快速热退火工艺参数，可以调控所述金属层与所述第一子有源柱的反应程度，可以控制形成的所述金属化合物的形态。例如，所述金属层可以仅与所述第一子有源柱的表面反应，所述第一子有源柱的表面层形成为所述金属化合物；所述金属层还可以与所述第一子有源柱完全反应，整个所述第一子有源柱均形成为所述金属化合物。

本公开实施例中利用在所述第一子有源柱中增加第一元素来降低第一子有源柱的电阻率，从而减小第一子有源柱与存储结构之间的电阻，进而减少信号传输的延迟，最终提高半导体结构的性能。

执行步骤S203，参考图19至图20，形成存储结构。

在一些实施例中，所述至少在所述第一子有源柱的侧壁形成存储结构，包括：

形成覆盖所述第一子有源柱侧壁的第一导电层；

形成至少覆盖所述第一导电层的侧壁的介质层；

在所述介质层的间隙中形成第二导电层。

参考图19，形成覆盖所述第一子有源柱402侧壁的第一导电层3151；

这里，第一导电层用于作为电容的下电极；介质层用于作为电容的电介质；第二导电层用于作为电容的上电极。

在一些具体实施例中，所述第一导电层3151的组成材料可以包括但不限于钌(Ru)、氧化钌(RuO)、氮化钛(TiN)。

本公开实施例中，可以通过选择性沉积工艺在所述第一子有源柱的侧壁形成第一导电层，还可以通过其他沉积工艺形成。

所述选择性沉积工艺是指有选择性地将第一导电层沉积在第一子有源柱的侧壁。这里，所述其他沉积工艺包括但不限于PVD、CVD、ALD等工艺。

在一些具体实施例中，所述形成覆盖所述第一子有源柱402侧壁的第一导电层3151，包括：

通过选择性沉积工艺，形成覆盖所述第一子有源柱402侧壁的第一导电层3151。

参考图20，形成至少覆盖所述第一导电层3151的侧壁的介质层3152；在所述介质层3152的间隙中形成第二导电层3153。

所述介质层的组成材料包括高介电常数(High-K)材料，高介电常数材料一般指介电常数高于3.9的材料，且通常显著高于该值。在一些具体示例中，所述介质层的材料可以包括但不限于氧化铝(Al

在一些具体实施例中，所述第二导电层的组成材料可以包括但不限于钌、氧化钌、氮化钛。

这里，形成第二导电层的方法包括但不限于PVD、CVD等工艺。

需要说明的是，上述实施例中形成第一导电层和第二电极层的方法也可以理解为采用选择性沉积工艺形成导电层对导电层(CoC，Conductive on Conductive)；这里，选择性沉积工艺包括但不限于ALD工艺等。

本公开实施例中，通过选择性沉积工艺形成第一导电层的过程中，可以使得用于形成第一导电层的材料仅在所述第一子有源柱的侧壁，或形成在其他被选择的材料上，而不形成在所述隔离结构的顶面。这样，一方面保证了第一电极层之间的相互隔离，避免了第一电极层之间的相互干扰；另一方面，还可以避免采用其他工艺形成第一导电层的过程中出现的空洞问题，进而提高了半导体结构的可靠性。

执行步骤S204，参考图22至图31，形成多个晶体管。

在一些实施例中，形成所述存储结构之后，所述方法还包括：形成围绕所述第二子有源柱顶部侧壁的第一保护层；

所述形成第一保护层，包括：

在所述第二子有源柱之间形成第一绝缘材料；

去除所述第二子有源柱顶部的部分第一绝缘材料，形成多个第一凹槽，每个所述第一凹槽暴露出在第一方向上相邻的两个所述第二子有源柱顶部相对的两个侧壁；

填充所述第一凹槽形成多个第一保护柱；

去除所述第二子有源柱顶部剩余的所述第一绝缘材料，形成多个沿所述第一方向延伸的第二凹槽；

在所述第二凹槽的侧壁形成多个第二保护柱，所述第一保护柱与所述第二保护柱共同构成所述第一保护层。

参考图22，在所述第二子有源柱403之间形成第一绝缘材料201；其中，所述第一绝缘材料201的顶面与所述第二子有源柱403的顶面齐平。

以及，对所述第一绝缘材料201和所述第二子有源柱403的顶面进行抛光处理，使得所述第一绝缘材料201和所述半导体柱103的顶面平齐。

这里，所述第一绝缘材料201的组成材料包括但不限于氧化硅。

形成所述第一绝缘材料201的方法包括但不限于PVD、CVD、ALD等工艺。

参考图23，通过光刻-蚀刻工艺去除所述第二子有源柱顶部4031的部分第一绝缘材料，形成多个沿所述第一方向和所述第二方向阵列排布的第一凹槽R1，每个所述第一凹槽R1暴露出在第一方向上相邻的两个所述第二子有源柱顶部4031相对的两个侧壁，且每个所述第一凹槽R1的底面与所述第二子有源柱顶部4031的底面基本齐平。也就是说，所述第一凹槽R1沿第三方向上的深度与所述第二子有源柱顶部4031沿第三方向上的厚度基本相当。

所述第一刻蚀包括但不限于干法等离子体刻蚀工艺。

参考图24，在所述第一凹槽R1中填充第二绝缘材料，形成多个第一保护柱2211；其中，所述第一保护柱2211的顶面与所述第二子有源柱顶部4031的顶面基本齐平；这里，所述第一保护柱2211用于保护所述第二子有源柱顶部4031的侧壁。

这里，形成所述第一保护柱2211的材料的方法包括但不限于PVD、CVD等工艺。

这里，所述第一保护柱2211的组成材料与所述第一绝缘材料201的组成材料可以不同。示例性地，所述第一保护柱2211的组成材料包括但不限于氮化硅或碳；所述第一绝缘材料201的组成材料包括但不限于氧化硅。

在一些实施例中，形成所述第一保护柱2211采用包括但不限于浅槽隔离工艺。

参考图25，通过蚀刻工艺去除所述第二子有源柱顶部4031剩余的所述第一绝缘材料201，形成多个沿所述第一方向延伸的第二凹槽R2，每个所述第二凹槽R2至少暴露出未被所述第一保护柱2211覆盖的所述第二子有源柱顶部4031的其他侧壁(可以理解为在第二方向上相邻的两个所述第二子有源柱顶部4031相对的两个侧壁)，且每个所述第二凹槽R2的底面与所述第二子有源柱顶部4031的底面基本齐平。也就是说，所述第二凹槽R2沿第三方向上的深度与所述第二子有源柱顶部4031沿第三方向上的厚度基本相当。

所述第一刻蚀包括但不限于干法等离子体刻蚀工艺。

参考图26，通过侧墙(spacer)工艺形成的所述第二保护柱2212。

通过包括但不限于PVD、CVD等工艺在所述第二凹槽R2的侧壁和底面沉积第二绝缘材料，同时在所述第一保护柱2211顶面、所述第二子有源柱顶部4031的顶面沉积第二绝缘材料。

采用蚀刻工艺去除在所述第二凹槽R2的底面的第二绝缘材料，同时去除在所述第一保护柱2211顶面、所述第二子有源柱顶部4031的顶面的第二绝缘材料，保留在所述第二凹槽的侧壁的第二绝缘材料，形成多个第二保护柱2212。每个所述第二保护柱2212沿第一方向延伸，用于保护所述第二子有源柱顶部4031的侧壁。这里，所述第一保护柱2211与所述第二保护柱2212共同构成所述第一保护层221，所述第一保护层221环绕于所述第二子有源柱顶部4031，保护所述第二子有源柱顶部4031的所有侧壁。

这里，所述第二保护柱2212的组成材料与所述第一绝缘材料201的组成材料可以不同。示例性地，所述第二保护柱2212的组成材料包括但不限于氮化硅或碳；所述第一绝缘材料201的组成材料包括但不限于氧化硅。

在一些实施例中，形成所述第二保护柱2212采用包括干法刻蚀工艺等。

示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向刻蚀，去除在所述第二凹槽R2的底面的第二绝缘材料，同时去除在所述第一保护柱2211顶面、所述第二子有源柱顶部4031的顶面的第二绝缘材料，保留在所述第二凹槽的侧壁的第二绝缘材料，形成所述第二保护柱2212。

本公开实施例中，通过侧墙工艺形成的所述第二保护柱2212，保护所述第二子有源柱顶部4031的侧壁的同时，还可以作为掩膜用于形成栅极405(参考下文图30)。通过侧墙工艺形成的所述第二保护柱2212作为掩膜，可以在现有的光刻工艺的基础上，具有进一步微缩掩膜的尺寸，用以形成更小尺寸的半导体结构。以所述第一保护层为掩膜，能够减少一个光刻工艺步骤，从而减少工艺成本、难度。由于通过侧墙工艺形成的所述第二保护柱，是基于所述第二子有源柱而自对准形成的，能提高后续工艺制程中形成的栅极(参考下文图30)的对准的精度、工艺窗口。

在一些实施例中，所述形成晶体管，包括：

在形成所述第一保护层之后，去除所述第二子有源柱中部对应的第一绝缘材料，暴露出所述第二子有源柱中部的侧壁；

形成覆盖所述第二子有源柱中部的侧壁的栅极氧化层；

形成覆盖所述栅极氧化层的栅极；

在所述第二子有源柱底部和顶部分别形成源极、漏极；

在所述第二保护柱之间以及所述栅极之间形成隔离结构。

参考图27，在形成所述第一保护层221之后，在所述第一保护层221保护所述第二子有源柱顶部4031的所有侧壁的情况下，去除所述第二子有源柱中部4032对应的第一绝缘材料201，暴露出所述第二子有源柱中部4032的侧壁；且这里未被去除的第一绝缘材料201的顶面与所述第二子有源柱中部4032的底面基本齐平，也就是说，未被去除的第一绝缘材料201沿第三方向上的深度与所述第二子有源柱底部4033沿第三方向上的厚度基本相当。

这里，所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

示例性地，采用湿法刻蚀工艺，各向同性的去除去除所述第二子有源柱中部4032之间的第一绝缘材料，暴露出所述第二子有源柱中部4032的侧壁；且未被去除的第一绝缘材料201覆盖所述第二子有源柱底部4033的侧壁。

参考图29，形成覆盖所述第二子有源柱中部4032的侧壁的栅极氧化层404。

可以通过原位氧化所述第二子有源柱中部4032的侧壁方式，环绕每一所述第二子有源柱中部4032的侧壁形成所述栅极氧化层404。

还可以通过ALD工艺在环绕每一所述第二子有源柱中部4032的侧壁沉积栅极氧化层404。

这里，所述栅极氧化层404的材料包括但不限于氧化硅。

参考图30，形成覆盖所述栅极氧化层的栅极405。

在一些实施例中，所述形成覆盖栅极氧化层404的栅极405，包括：

在所述栅极氧化层404的间隙中填充栅极导电材料；

以所述第一保护层221为掩膜层，去除部分所述栅极导电材料，剩余的栅极导电材料形成所述栅极405。

通过电化学电镀(ECP，Electro-Chemical Plating)、PVD、CVD等工艺在所述栅极氧化层404的间隙中填充栅极导电材料。实际应用中，所述栅极导电材料还可以填充于所述第一保护层221之间的间隙，所述栅极导电材料的顶面与所述第二子有源柱顶部4031的顶面齐平。

这里，所述栅极导电材料的组成材料包括钴、镍、钨、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、铝铜、银和金等中的至少其中之一。

以所述第一保护层221为掩膜层，采用包括湿法蚀刻工艺、干法刻蚀工艺等，去除部分所述栅极导电材料，剩余的栅极导电材料形成多个沿第二方向排布的所述栅极405。每个所述栅极405沿第一方向延伸，将沿所述第二方向排布的每一排晶体管中每个晶体管的栅极相互物理连接；且沿所述第二方向排布的相邻的两个所述栅极405之间相互隔离。

在一些实施例中，所述栅极405远离所述栅极氧化层404的一侧与所述第二保护柱2212远离所述栅极氧化层的一侧的侧壁齐平。

示例性地，所述干法刻蚀工艺中，通过控制等离子体进行纵向刻蚀，去除部分所述栅极导电材料，形成所述栅极405。

由于以所述第一保护层221为掩膜层，沿第二方向上的所述栅极405远离所述栅极氧化层404的一侧与所述第二保护柱2212远离所述栅极氧化层404的一侧的侧壁在沿所述第二子有源柱403的延伸方向基本齐平。

本公开实施例中，由于通过侧墙工艺形成的所述第二保护柱，能在现有的光刻工艺的基础上，具有进一步微缩的尺寸，因而所述第一保护层也具有进一步微缩的尺寸，以所述第一保护层为掩膜，形成的更小尺寸栅极和/或形成的更小的栅极之间的间距；同时，以所述第一保护层为掩膜，能够减少一个光刻工艺步骤，从而减少工艺成本、难度；再者，由于通过侧墙工艺形成的自对准的所述第二保护柱，能提高形成的栅极的对准的精度、工艺窗口。

参考图31，通过PVD、CVD等工艺至少在相邻的两个所述栅极405之间填充第一绝缘材料，形成所述栅极隔离结构406。实际应用中，还可以在所述第一保护层221之间的间隙中填充第一绝缘材料所述第一绝缘材料的顶面与所述第二子有源柱顶部4031的顶面齐平。形成的所述栅极隔离结构406将沿所述第二方向排布的相邻两排晶体管400的栅极405相互间隔。

可以理解的是，这里，每一所述第二子有源柱403仍然为一个整体，每一所述第二子有源柱403中的第二子有源柱底部4033、第二子有源柱中部4032、第二子有源柱顶部4031仅用于沿所述第二子有源柱403延伸方向上对所述第二子有源柱403进行区域上的划分。所述第二子有源柱中部4032用于形成所述晶体管400的沟道结构CH；所述第二子有源柱顶部4031用于形成所述晶体管400的漏极D或源极S，所述第二子有源柱底部4033用于形成所述晶体管的源极S或漏极D。

在一些实施例中，参考上述图28，在形成所述栅极氧化层之前，去除所述第二子有源柱中部4032的侧壁，形成具有凹部的所述第二子有源柱403，以及与所述凹部对应的凹陷空间R3；参考上述图29，在所述凹陷空间R3中，至少形成环绕所述凹部的栅极氧化层404。

这里，形成具有凹部的所述第二子有源柱403所采用的刻蚀工艺可以包括湿法刻蚀工艺、干法刻蚀工艺等。

示例性地，采用湿法刻蚀工艺，各向同性的去除去除所述第二子有源柱中部4032的表层材料，形成所述凹陷空间R3。

这里，所述第二子有源柱中部4032的径宽小于所述第二子有源柱顶部4031的径宽和/或所述第二子有源柱底部4033的径宽。

本公开实施例中，通过在所述第二子有源柱中部形成具有凹部的结构，可以为后续工艺制程中环绕所述第二子有源柱中部的栅极的形成预留更多的空间，更多的空间意味着所述栅极具有更多的栅极材料而具有更低的电阻，使得栅极具有更好的电性能。

接着继续参考图30至图31，形成所述晶体管400，所述晶体管包括：环绕所述第二子有源柱设置的栅极氧化层404，环绕所述栅极氧化层404设置的栅极405，以及分别设置在所述第二有源柱403相对的两个端部的源极S和漏极D，所述栅极405远离所述栅极氧化层404的一侧与所述第二保护柱2212远离所述栅极氧化层405的一侧的侧壁齐平。

这里，不同类型的晶体管中，栅极的形状不同；示例性的，参考图31，柱型栅极晶体管中，栅极以柱状形式形成在沟道区的一侧；半环绕型栅极晶体管中，栅极半包围沟道区；全环绕型(GAA，Gate All Around)栅极晶体管中，栅极全包围沟道区。

本公开实施例中的晶体管类型可以包括上述多种类型，但不限于此。优选地，参考图31，所述晶体管的类型为全环绕型栅极晶体管400。

需要说明的是，这里的栅极结构包括栅极(G，Gate)和栅极氧化层(Gate oxidelayer)；其中，栅极氧化层位于栅极与沟道区之间，用于电隔离沟道区和栅极，减小晶体管的热载流子效应。

这里，栅极的材料可以包括金属和/或多晶硅(Poly)等。栅极氧化层的材料可以包括但不限于氧化硅。

在一些实施例中，栅极的形成方法包括但不限于PVD、CVD、ALD等。栅极氧化层的形成方法包括但不限于原位氧化。

在所述第二子有源柱相对的两端分别形成源极、漏极。

在一些具体实施例中，形成源极、漏极的方法包括但不限于离子注入工艺和扩散工艺等。

需要说明的是，位于第二子有源柱相对的两端的源极和漏极的位置可以互换；实际情况可以根据实际需求进行选择设置。

可以理解的是，上述实施例中的存储器为晶体管-电容(TOC，Transistor onCapacitor)结构，所述结构还包括：多条位线，位于所述晶体管上，与所述第二部分的顶部电接触。

因此，在一些实施例中，所述方法还包括：在晶体管上形成位线BL。

这里，所述位线BL的组成材料包括钴、镍、钨、氮化钨、钛、氮化钛、钽、氮化钽、铜、铝、铝铜、银和金等中的至少其中之一。

可以理解的是，位线BL用于在晶体管导通时，对所述晶体管执行读取或写入操作。

这里，将位线BL设置在晶体管的上方，并将位线BL作为金属位线(Metal BL)，可以减少电阻，降低工艺难度；与存储器的电路设计方案更匹配。

本公开提出的上述各个实施例中，通过在衬底上形成多个有源柱，每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱，在所述第一子有源柱中增加第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率，再在所述第一子有源柱的侧壁的形成存储结构；以及形成位于所述第二子有源柱内的所述晶体管的沟道结构。本公开实施例中利用在所述第一子有源柱中增加第一元素来降低第一子有源柱的电阻率，从而减小第一子有源柱与存储结构之间的电阻，进而减少信号传输的延迟，最终提高半导体结构的性能。此外，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。

根据本公开的又一方面，本公开实施例提供的半导体结构，包括：衬底、位于所述衬底上方的多个有源柱、存储结构、多个晶体管；

所述多个有源柱沿第一方向和第二方向呈阵列排布；每一所述有源柱包括第一子有源柱和位于所述第一子有源柱上的第二子有源柱；所述第一方向和所述第二方向相交且均与所述衬底的顶面平行；所述第一子有源柱的材料包含第一元素，材料中包含所述第一元素的第一子有源柱的电阻率小于材料中未包含所述第一元素的第一子有源柱的电阻率；

所述存储结构，覆盖所述第一子有源柱的侧壁；

每一所述晶体管的沟道结构位于所述第二子有源柱内，所述沟道结构的延伸方向与所述第二子有源柱的延伸方向相同。

在一些实施例中，所述第一元素包括N型掺杂元素或P型掺杂元素，所述第一子有源柱的材料包括半导体材料；或者，所述第一元素包括金属元素，所述第一子有源柱的材料包括所述金属元素的化合物。

在一些实施例中，所述衬底包括隔离结构，多个所述有源柱位于所述隔离结构上。

在一些实施例中，所述存储结构包括：

第一电极层，所述第一电极层覆盖所述第一子有源柱的侧壁；

介质层，至少覆盖所述第一电极层的侧壁；

第二电极层，位于所述介质层的间隙中，覆盖所述介质层的表面。

在一些实施例中，所述半导体结构还包括：围绕所述第二子有源柱顶部侧壁的第一保护层；

所述第一保护层包括多个第一保护柱和多个第二保护柱；

每个所述第一保护柱位于在第一方向相邻的两个第二子有源柱顶部之间，且覆盖相邻的两个第二子有源柱相对的两个侧壁；

每一所述第二保护柱沿第一方向延伸，覆盖所述第二子有源柱顶部未被所述第一保护柱覆盖的侧壁，并且覆盖所述第一保护柱的侧壁。

在一些实施例中，所述第二子有源柱中部的径宽小于所述第二子有源柱顶部的径宽和/或所述第二子有源柱底部的径宽；

所述晶体管包括：环绕所述第二子有源柱设置的栅极氧化层，环绕所述栅极氧化层设置的栅极，以及分别设置在所述第二有源柱相对的两个端部的源极和漏极，所述栅极远离所述栅极氧化层的一侧与所述第二保护柱远离所述栅极氧化层的一侧的侧壁齐平。

在一些实施例中，所述半导体结构还包括：

多条位线，位于所述晶体管上，与所述第二子有源柱顶部电连接。

本公开实施例提供的半导体结构与上述实施例中半导体结构的制造方法制造得到的半导体结构类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。

根据本公开的再一方面，提供了一种存储器，包括：一个或多个如本公开上述实施例中中任一项所述的半导体结构。

基于此，本公开实施例中，利用在所述第一子有源柱中增加第一元素来降低第一子有源柱的电阻率，从而减小第一子有源柱与存储结构之间的电阻，进而减少信号传输的延迟，最终提高半导体结构的性能。此外，存储结构和晶体管在同一有源柱上形成可以降低存储单元与晶体管对准的难度，从而减少工艺难度。

在一些实施例中，所述存储器包括DRAM。

本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。