一种半导体器件及电子装置

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件及电子装置。

背景技术

集成电路(IC)尤其是超大规模集成电路中的主要器件是金属氧化物场效应晶体管(MOS)，其中，碳化硅晶体，例如4H-SiC，因其具有禁带宽度大、临界击穿电场高、饱和电子漂移速度快等特性，是制作高压MOS的理想材料，这使得碳化硅材料成为了国际上功率半导体器件的研究热点，并在高功率应用场合，如高速铁路、混合动力汽车、智能高压直流输电等领域，碳化硅器件均被赋予了很高的期望。

然而，在碳化硅MOS中的体区中形成的沟道非常容易穿通，为了防止沟道穿通，相关技术中采取的方法往往是增加体区结深或浓度，但此类方法会使得器件的导通电阻变大，进而导致半导体器件性能的降低。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对目前存在的问题，本发明一方面提供一种半导体器件，包括：

衬底；

栅极结构，设置在所述衬底的第一表面上，或者设置在所述衬底中且自所述第一表面延伸至所述衬底中；

体区，设置在所述衬底内，且位于所述栅极结构的两侧；

源区，位于所述栅极结构两侧的所述体区内，且自所述衬底的第一表面延伸至所述衬底中，所述源区和所述体区具有不同的导电类型；

屏蔽区，设置在所述栅极结构两侧的所述体区内，且位于所述源区的下方，且所述屏蔽区和所述体区的第一边缘存在第一间隔，所述第一边缘靠近所述栅极结构，其中，所述屏蔽区具有和所述体区相同的导电类型，且所述屏蔽区的掺杂浓度高于所述体区的掺杂浓度。

示例性地，还包括：

接触区，设置于所述栅极结构两侧的所述体区内，且位于所述源区的外侧并与所述源区接触，具有和所述体区相同的导电类型。

示例性地，还包括：

所述源区和所述体区的第一边缘之间存在第二间隔。

示例性地，所述第一间隔小于所述第二间隔。

示例性地，所述屏蔽区和所述源区背离所述第一表面的面接触，或者所述屏蔽区和所述源区之间存在有间隔。

示例性地，还包括：

漏区，所述漏区设置在所述衬底的第二表面，并自所述衬底的第二表面向衬底内延伸预定深度。

示例性地，当所述栅极结构设置在所述衬底中且自所述第一表面延伸至所述衬底中时，还包括：

沟槽，从所述衬底的第一表面延伸至所述衬底中，所述栅极结构位于所述沟槽内；

隔离介电层，设置于所述衬底的第一表面上并覆盖所述栅极结构的表面和所述源区的部分表面；

源极金属层，覆盖所述隔离介电层及所述衬底的至少部分第一表面，并和所述源区电连接。

示例性地，所述沟槽的深度大于所述体区的深度。

示例性地，当所述栅极结构设置在所述衬底的第一表面上时，还包括：

栅极介电层，位于所述栅极结构与所述衬底之间，并将所述栅极结构与所述衬底隔开，此时所述栅极结构设置在所述衬底的第一表面上；

隔离介电层，覆盖所述栅极结构及所述源区的部分表面；

源极金属层，覆盖所述隔离介电层及所述衬底的至少部分第一表面并和所述源区电连接。

本发明另一方面提供一种电子装置，所述电子装置包括前述的半导体器件。

本发明实施例的半导体器件及电子装置，通过在体区中设置屏蔽区，屏蔽区的掺杂浓度高于体区的掺杂浓度，从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得沟道长度能够更短，从而降低导通电阻，进而提升器件的性能与良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1A示出了常规的一种半导体器件的剖面示意图；

图1B示出了常规的一种半导体器件的剖面示意图；

图2A-图2B示出了本发明一具体实施例方式的半导体器件的剖面示意图；

图3A-图3B示出了本发明另一具体实施例方式的半导体器件的剖面示意图。

具体实施方式

接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该规格书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

除非另外定义，在此使用的所有术语(包括技术和科学术语)具有与本发明领域的普通技术人员所通常理解的相同的含义。还将理解，诸如普通使用的字典中所定义的术语应当理解为具有与它们在相关领域和/或本规格书的环境中的含义一致的含义，而不能在理想的或过度正式的意义上解释，除非这里明示地这样定义。

为了彻底理解本发明，将在下列的描述中提出详细步骤以及结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

如图1A与图1B所示，图1A与图1B均示出了一种常规的半导体器件的剖面示意图，图1A为沟槽型MOS，图1B为平面型MOS，其中：如图1A所示，栅极结构103设置在衬底100中且自衬底100的第一表面延伸至衬底100中，在体区101中形成沟道，以使载流子由源区102通过体区101中的沟道与衬底100流向漏区104；如图1B所示，栅极结构103设置在衬底100的第一表面上，在体区101中形成沟道，以使载流子由源区102通过体区101中的沟道与衬底100流向漏区104。然而，在碳化硅MOS中的体区中形成的沟道非常容易穿通，为了防止沟道穿通，相关技术中采取的方法往往是增加体区结深或浓度，但此类方法会使得器件的导通电阻变大，进而导致半导体器件性能的降低。

因此，鉴于前述技术问题的存在，本发明提出一种半导体器件，包括：

衬底；

栅极结构，设置在所述衬底的第一表面上，或者设置在所述衬底中且自所述第一表面延伸至所述衬底中；

体区，设置在所述衬底内，且位于所述栅极结构的两侧；

源区，位于所述栅极结构两侧的所述体区内，且自所述衬底的第一表面延伸至所述衬底中，所述源区和所述体区具有不同的导电类型；

屏蔽区，设置在所述栅极结构两侧的所述体区内，且位于所述源区的下方，且所述屏蔽区和所述体区的第一边缘存在第一间隔，所述第一边缘靠近所述栅极结构，其中，所述屏蔽区具有和所述体区相同的导电类型，且所述屏蔽区的掺杂浓度大于所述体区的掺杂浓度。

通过在体区中设置屏蔽区，屏蔽区的掺杂浓度高于体区的掺杂浓度，从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得沟道长度能够更短，从而降低导通电阻，进而提升器件的性能与良率。

实施例一

下面，参考图2A、图2B与图3A、图3B对本发明的半导体器件做详细描述，其中，图2A-图2B示出了本发明一具体实施例方式的半导体器件的剖面示意图；图3A-图3B示出了本发明另一具体实施例方式的半导体器件的剖面示意图。

在一个示例中，如图2A所示，本发明的半导体器件包括衬底200，衬底200可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者衬底200还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成衬底200的材料的几个示例，但是可以作为衬底200的任何材料均落入本发明的精神和范围。

示例性地，衬底200包括半导体基底以及形成于半导体基底上的外延层。可选地，半导体基底和外延层可以具有相同的导电类型。示例性地，半导体基底和外延层可以具有不同的掺杂浓度，例如外延层的掺杂浓度可以低于半导体基底的掺杂浓度，可选地，外延层可以作为本发明的半导体器件的漂移区，漂移区的存在能够提供器件的击穿电压并起到缓冲作用，同时可以减小源、漏极之间的寄生电容。在一个实施例中，衬底200可以为N型导电类型，在其他实施例中，衬底200还可以为P型导电类型，具体可以根据器件的类型来选择适合的衬底。在一个实施例中，衬底200的材料为碳化硅。

在一个示例中，本申请的半导体器件可以为沟槽型MOS，如图2A所示，本发明的半导体器件包括栅极结构204，栅极结构204设置在衬底200中且自衬底200的第一表面延伸至衬底200中，其中，在衬底200中设置有沟槽，该沟槽从所述衬底的第一表面延伸至所述衬底中，栅极结构204位于沟槽内，例如该栅极结构可以填充满该沟槽，或者还可以根据实际需要部分填充或者突出至沟槽之外。示例性地，栅极结构204可以包括覆盖沟槽的底部和侧壁上的栅极介电层以及设置在栅极介电层上的栅极层。可选地，栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。在一实施例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。

为了将栅极结构引出与外部电路电连接，示例性地，半导体器件还包括与栅极结构204连接的栅极金属结构(未示出)，用于引出栅极结构204。示例性地，栅极金属结构由金属材料Al、Pt、Au、TiN、TiNiAg中的一种或任意几种组合而成。

在一个示例中，如图2A所示，本发明的半导体器件包括体区201，体区201设置在衬底200内，且位于栅极结构204的两侧，且部分体区201还延伸至栅极结构204的下方，位于栅极结构204两侧的体区201之间还存在间隔。示例性地，体区201具有与衬底200不同的导电类型，例如，衬底200为N型导电类型，体区201为P型导电类型，或者，衬底200为P型导电类型，体区201为N型导电类型。

在一个示例中，采用标准的离子注入工艺来形成体区201，可以通过高能量离子注入形成体区201，也可以通过低能量离子注入搭配高温热退火过程形成体区201。

在一个示例中，如图2A所示，本发明的半导体器件包括源区202，源区202位于栅极结构204两侧的体区201内，且自衬底200的第一表面延伸至衬底200中。示例性地，源区202具有与体区201不同的导电类型，例如，体区201为P型导电类型，源区为N型导电类型。示例性地，可以通过光刻和通过离子注入工艺来形成源区202，并紧接着进行快速升温退火工艺，利用900至1050摄氏度的高温来活化源区202内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

在一个示例中，如图2A所示，本发明的半导体器件包括屏蔽区206，屏蔽区206设置在栅极结构204两侧的体区201内，且位于源区202下方，屏蔽区206与体区201的第一边缘存在第一间隔，体区201的第一边缘靠近栅极结构204，其中，屏蔽区206具有与体区201相同的导电类型，例如，屏蔽区206与体区201均为P型导电类型；且屏蔽区206的掺杂浓度大于体区201的掺杂浓度，以N型MOS为例，当器件处于反向偏置时，屏蔽区206与栅极结构处于近似等电位，由于屏蔽区浓度从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得沟道长度能够更短，从而降低导通电阻，进而提升器件的性能与良率。

示例性地，采用离子注入工艺来形成屏蔽区206，屏蔽区206的具体掺杂浓度与厚度由器件的耐压要求来决定，本领域的技术人员应当理解到屏蔽区206应根据实际需要选择合适的掺杂浓度与厚度，但屏蔽区206的掺杂浓度应大于体区201的掺杂浓度。

在一个示例中，如图2A所示，本发明的半导体器件包括接触区203，接触区203位于栅极结构204两侧的体区201内，且位于源区202的外侧并与源区202接触，用于作为体区201的引出。示例性地，接触区203具有和体区体区201相同的导电类型，例如，接触区203与体区201均为P型导电类型。示例性地，采用离子注入工艺来形成接触区203，接触区203的掺杂浓度高于体区201的掺杂浓度，接触区203的掺杂浓度还高于屏蔽区206。

示例性地，如图2A所示，屏蔽区206与源区202的背离衬底200的第一表面的面接触。在其他实施例中，如图2B所示，屏蔽区206与源区202之间还可以存在有间隔。示例性地，如图2A所示，屏蔽区206与接触区203的背离衬底200的第一表面的面接触。在其他实施例中，如图2B所示，屏蔽区206与接触区203之间还可以存在有间隔。

在一个示例中，如图2A所示，本发明的半导体器件包括漏区205，漏区205设置在衬底200的第二表面，并自衬底200的第二表面向衬底内延伸预定厚度。示例性地，漏区205具有与源区202相同的导电类型，例如，漏区205与源区202均为N型导电类型。示例性地，可以通过离子注入工艺来形成漏区205，并紧接着进行快速升温退火工艺，利用900至1050摄氏度的高温来活化漏区205内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

在一个示例中，本发明的半导体器件还包括漏极金属层(未示出)，漏极金属层位于覆盖衬底的第二表面，用于引出漏区205。示例性地，漏极金属层由金属材料为TiNiAg、VNiAg、TiNiAu、VNiAu中的一种或任意几种组合而成。

在一个示例中，如图2A所示，本发明的半导体器件还包括隔离介电层207，隔离介电层207设置于衬底200的第一表面上并覆盖栅极结构204的表面和源区202的部分表面。隔离介电层207可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，隔离介电层207也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在一个示例中，如图2A所示，本发明的半导体器件还包括源极金属层208，源极金属层208覆盖隔离介电层207及衬底200的第一表面，用于引出源区202，其和源极金属层208电连接。源极金属层208的材料并不受特别的限制。可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中的一种或多种。

在一个示例中，如图2B所示的半导体器件包括：衬底200、体区201、源区202、接触区203、栅极结构204、漏区205、屏蔽区206、隔离介电层207和源极金属层208，在此不再做具体描述。如图2B所示的半导体器件与图2A所示的半导体器件的不同之处在于：如图2B所示，屏蔽区206与源区202之间还存在有间隔，屏蔽区206与接触区203之间存在有间隔。

如图2A与图2B所示的半导体器件为沟槽型MOS，以其为N型MOS为例，栅极结构204位于衬底200内的沟槽内。示例性地，源区202与漏区205为N型导电类型，其内部自由电子浓度要大于空穴浓度，即在源区202与漏区205内部的多数载流子为自由电子。示例性地，体区201与屏蔽区206为P型导电类型，其内部空穴浓度要大于自由电子浓度，即在体区201与屏蔽区206内部的多数载流子为空穴。示例性地，通过栅极金属结构将栅极结构204引出并连接电源正极，能够吸引体区201中的自由电子移动至靠近栅极结构204的第一边缘，并排斥体区201中的空穴，直至体区201的第一边缘处铺满自由电子，以形成N沟道。并通过源极金属层208将源区202引出并连接电源负极，同时通过漏极金属层将漏区205引出并连接电源正极，此时自由电子能够通过N沟道从源区202移动到漏区205。同时由于源区202和衬底200具有相同的导电类型，且与体区201具有不同的导电类型，在源区202与体区201接触处、体区201与衬底200接触处会形成耗尽层。而在小尺寸MOS中，N沟道的长度会被限制，并且为了降低导通电阻，体区201的掺杂浓度保持在较低水平，这就会导致出现耗尽层宽度大于沟道长度的问题，即发生沟道穿通，导致器件无法关断。本发明在体区201内形成有掺杂浓度高于体区201的屏蔽区206，并且屏蔽区206和体区201的第一边缘存在第一间隔，由于屏蔽区206具有较高的掺杂浓度，耗尽作用更强，能够使得耗尽层的宽度变窄，从而防止发生沟道穿通，进而能够减小零栅压漏极电流，并因为耗尽层的宽度变窄，沟道长度能够进一步减小，从而使得导通电阻降低，提高了器件的性能与良率。

图3A-图3B示出了本发明另一具体实施例方式的半导体器件的剖面示意图，在不冲突的前提下，本申请各个实施例中的技术特征可以相互结合。

在一个示例中，如图3A所示，本发明的半导体器件包括衬底200，衬底200可以包括以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，或者衬底200还可以包括绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)或绝缘体上锗(GeOI)等。虽然在此描述了可以形成衬底200的材料的几个示例，但是可以作为衬底200的任何材料均落入本发明的精神和范围。

示例性地，衬底200包括半导体基底以及形成于半导体基底上的外延层。可选地，半导体基底和外延层可以具有相同的导电类型。示例性地，半导体基底和外延层可以具有不同的掺杂浓度，例如外延层的掺杂浓度可以低于半导体基底的掺杂浓度，可选地，外延层可以作为本发明的半导体器件的漂移区，漂移区的存在能够提供器件的击穿电压并起到缓冲作用，同时可以减小源、漏极之间的寄生电容。在一个实施例中，衬底200可以为N型导电类型，在其他实施例中，衬底200还可以为P型导电类型，具体可以根据器件的类型来选择适合的衬底。在一个实施例中，衬底200的材料为碳化硅。

在一个示例中，如图3A所示，本发明的半导体器件包括栅极结构204，栅极结构204设置在衬底200的第一表面上，其中，栅极结构包括覆盖栅极结构204的部分第一表面的栅极介电层和覆盖栅极介电层的栅极层。

可选地，栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。在一实施例中，栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。

为了将栅极结构引出与外部电路电连接，示例性地，半导体器件还包括与栅极结构204连接的栅极金属结构(未示出)，用于引出栅极结构204。示例性地，栅极金属结构由金属材料Al、Pt、Au、TiN、TiNiAg中的一种或任意几种组合而成。

在一个示例中，如图3A所示，本发明的半导体器件包括体区201，体区201设置在衬底200内，且位于栅极结构204的两侧。示例性地，体区201具有与衬底200不同的导电类型，例如，衬底200为N型导电类型，体区201为P型导电类型，或者，衬底200为P型导电类型，体区201为N型导电类型。

在一个示例中，采用标准的离子注入工艺来形成体区201，可以通过高能量离子注入形成体区201，也可以通过低能量离子注入搭配高温热退火过程形成体区201。

在一个示例中，如图3A所示，本发明的半导体器件包括源区202，源区202位于栅极结构204两侧的体区201内，且自衬底200的第一表面延伸至衬底200中,且源区202和体区201的第一边缘之间存在第二间隔。示例性地，源区202具有与体区201不同的导电类型，例如，体区201为P型导电类型，源区为N型导电类型。示例性地，可以通过光刻和通过离子注入工艺来形成源区202，并紧接着进行快速升温退火工艺，利用900至1050摄氏度的高温来活化源区202内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

在一个示例中，如图3A所示，本发明的半导体器件包括屏蔽区206，屏蔽区206设置在栅极结构204两侧的体区201内，且位于源区202下方，屏蔽区206与体区201的第一边缘存在第一间隔，第一间隔要小于第二间隔，体区201的第一边缘靠近栅极结构204，其中：屏蔽区206具有与体区201相同的导电类型，例如，屏蔽区206与体区201均为P型导电类型；且屏蔽区206的掺杂浓度大于体区201的掺杂浓度，以N型MOS为例，当器件处于反向偏置时，屏蔽区206与栅极结构处于近似等电位，由于屏蔽区浓度从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得沟道长度能够更短，从而降低导通电阻，进而提升器件的性能与良率。

示例性地，采用离子注入工艺来形成屏蔽区206，屏蔽区206的具体掺杂浓度与厚度由器件的耐压要求来决定，本领域的技术人员应当理解到屏蔽区206应根据实际需要选择合适的掺杂浓度与厚度，但屏蔽区206的掺杂浓度应大于体区201的掺杂浓度。

在一个示例中，如图3A所示，本发明的半导体器件包括接触区203，接触区203位于栅极结构204两侧的体区201内，且位于源区202的外侧并与源区202接触。示例性地，接触区203具有和体区体区201相同的导电类型，例如，接触区203与体区201均为P型导电类型。示例性地，采用离子注入工艺来形成接触区203，接触区203的掺杂浓度高于体区201的掺杂浓度，接触区203的掺杂浓度还高于屏蔽区206。

示例性地，如图3A所示，屏蔽区206与源区202的背离衬底200的第一表面的面接触。在其他实施例中，如图3B所示，屏蔽区206与源区202之间还可以存在有间隔。示例性地，如图3A所示，屏蔽区206与接触区203的背离衬底200的第一表面的面接触。在其他实施例中，如图3B所示，屏蔽区206与接触区203之间还可以存在有间隔。

在一个示例中，如图3A所示，本发明的半导体器件包括漏区205，漏区205设置在衬底200的第二表面，并自衬底200的第二表面向衬底内延伸预定厚度。示例性地，漏区205具有与源区202相同的导电类型，例如，漏区205与源区202均为N型导电类型。示例性地，可以通过离子注入工艺来形成漏区205，并紧接着进行快速升温退火工艺，利用900至1050摄氏度的高温来活化漏区205内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。

在一个示例中，本发明的半导体器件还包括漏极金属层(未示出)，漏极金属层位于覆盖衬底的第二表面，用于引出漏区205。示例性地，漏极金属层由金属材料为TiNiAg、VNiAg、TiNiAu、VNiAu中的一种或任意几种组合而成。在一个示例中，如图3A所示，本发明的半导体器件还包括隔离介电层207，隔离介电层207覆盖栅极结构204及源区202的部分表面。隔离介电层207可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，隔离介电层207也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

在一个示例中，如图3A所示，本发明的半导体器件还包括源极金属层208，源极金属层208覆盖隔离介电层207及衬底200的第一表面，用于引出源区202。

在一个示例中，如图3B所示的半导体器件包括：衬底200、体区201、源区202、接触区203、栅极结构204、漏区205、屏蔽区206、隔离介电层207和源极金属层208，在此不再做具体描述。如图3B所示的半导体器件与图3A所示的半导体器件的不同之处在于：如图3B所示，屏蔽区206与源区202之间还存在有间隔，屏蔽区206与接触区203之间存在有间隔。

如图3A与图3B所示的半导体器件为平面型MOS，栅极结构204位于衬底200的第一表面上。示例性地，源区202与漏区205为N型导电类型，其内部自由电子浓度要大于空穴浓度，即在源区202与漏区205内部的多数载流子为自由电子。示例性地，体区201与屏蔽区206为P型导电类型，其内部空穴浓度要大于自由电子浓度，即在体区201与屏蔽区206内部的多数载流子为空穴。示例性地，通过栅极金属结构将栅极结构204引出并连接电源正极，能够吸引体区201中的自由电子移动至靠近栅极结构204的第一边缘，并排斥体区201中的空穴，直至体区201的第一边缘处铺满自由电子，以形成N沟道。并通过源极金属层208将源区202引出并连接电源负极，同时通过漏极金属层将漏区205引出并连接电源正极，此时自由电子能够通过N沟道从源区202移动到漏区205。同时由于源区202和衬底200具有相同的导电类型，且与体区201具有不同的导电类型，在源区202与体区201接触处、体区201与衬底200接触处会形成耗尽层。而在小尺寸MOS中，N沟道的长度会被限制，并且为了降低导通电阻，体区201的掺杂浓度保持在较低水平，这就会导致出现耗尽层宽度大于沟道长度的问题，即发生沟道穿通，导致器件无法关断。本发明在体区201内形成有掺杂浓度高于体区201的屏蔽区206，并且屏蔽区206和体区201的第一边缘存在第一间隔，并且第一间隔小于源区202与体区201的第一边缘之间的第二间隔，由于屏蔽区206具有较高的掺杂浓度，耗尽作用更强，能够使得耗尽层的宽度变窄，从而防止发生沟道穿通，进而能够减小零栅压漏极电流，并因为耗尽层的宽度变窄，沟道长度能够进一步减小，从而使得导通电阻降低，提高了器件的性能与良率。

至此完成了对本发明的半导体器件的结构的介绍，对于完整的器件还可能包括其他的组成结构，在此不做一一赘述。

由于本发明的半导体器件在体区中形成有屏蔽区，屏蔽区的掺杂浓度高于体区的掺杂浓度，从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得能够减小沟道长度，降低导通电阻，进而提升器件的性能与良率。

实施例二

本发明另一实施例中还提供了一种电子装置，包括前述的半导体器件。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。

尽管本文中描述了多个实施例，但是应该理解，本领域技术人员可以想到多种其他修改和实施例，他们都将落入本发明公开的构思的精神和范围内。更特别地，在本发明公开、附图、以及所附权利要求的范围内，可以在主题的结合排列的排列方式和/或组成部分方面进行各种修改和改变。除了组成部分和/或排列方式的修改和改变以外，可替换方式的使用对于本领域技术人员来说也是显而易见的选择。