一种时间数字转换电路及时间数字转换方法

技术领域

本发明涉及数模混合集成电路技术领域，尤其涉及到一种时间数字转换电路及时间数字转换方法。

背景技术

高性能时间数字转换器(Time-to-Digital Converters，TDC)在所有模拟和数字锁相环、模拟数字转换器(Analog-to-Digital Converters，ADC)、飞行时间(TimeOfFlight，TOF)测量、和仪器测量等应用领域中变得越来越重要。尤其是在激光雷达的飞行时间测量应用领域中，高性能时间数字转换器是必不可少的技术，随着激光雷达对测距精度要求的不断提高，对时间数字转换电路的精度要求达到了皮秒量级。但是，要同时满足低功耗、高线性度、精细分辨率、大动态范围和紧凑性的要求是很困难的。

最传统的TDC使用反相器或缓冲延迟单元来量化时间，并且能够在CMOS技术中实现15-30ps的分辨率，但是反相器或缓冲延迟单元存在最小的延迟极限，不能应用于更高性能的TDC。其后提出的采用游标结构的TDC存在单元不匹配的问题，基于缓冲延迟链或游标延迟链的TDC具有非常有限的动态范围，多种基于时间放大器的TDC存在检测范围有限和功耗高的问题，为了实现宽动态范围和高分辨率开发的基于游标环形差分延迟振荡器的TDC则译码复杂且功耗高。

因此，提供一种能够在低功耗的情况下实现高分辨率和宽动态范围的时间数字转换器成为亟待解决的问题。

发明内容

因此，为了解决现有技术中出现的上述问题，本申请提供了一种基于并联采样环振荡器和多触发器采样的、能够实现动态元件匹配进而能够在低功耗的情况下实现高分辨率和大动态范围的时间数据转换电路，以及与该时间数据转换电路对应的时间数据转换方法。

根据第一方面，本发明提供了一种时间数字转换电路，包括：

信号生成器，用于接收第一输入信号和第二输入信号，并基于第一输入信号和第二输入信号生成使能信号，基于第二输入信号生成采样信号；且用于在接收到第二输入信号经过预设时间差后生成禁用信号；

环形差分延迟振荡器，用于在使能信号控制下启振生成差分延迟脉冲；环形差分延迟振荡器在禁用信号的控制下止振，并在下一次时间间隔量化开始时自禁用位置启振；

两个异步计数器，用于对差分延迟脉冲进行延迟单元计数，得到的第一计数结果；

多个数字延迟发生器，用于对采样信号进行延迟，生成多个第一延迟采样信号；多个第一延迟采样信号相对于采样信号的延迟量的以预设延迟差逐级递增；

多个第一触发器组，与多个数字延迟发生器对应设置，每个第一触发器组均用以在对应的第一延迟采样信号的触发下采集环形差分延迟振荡器的相位状态；

止振延迟器，用于延迟禁用信号，生成第二延迟采样信号；

第二触发器组，用于在第二延迟采样信号的触发下采集环形差分延迟振荡器的禁用时的相位状态；

相位解码器，用于根据多个第一触发器组采集的相位状态生成第二计数结果；还用于根据第二触发器采集的环形差分延迟振荡器的禁用时的相位状态生成下一次时间间隔量化的起始位置标记；

输出计算器，用以根据第一计算结果、第二计算结果和起始位置标记输出第一输入信号和第二输入信号之间的时间间隔量化结果。

在可选的实施方式中，环形差分延迟振荡器包括：

多个依次连接的延时单元，一级延时单元的正输出端连接其后一级延迟单元的正输入端，负输出端连接其后一级延迟单元的负输入端；且最后一级延时单元的正输出端连接第一级延迟单元的负输入端，最后一级延时单元的负输出端连接第一级延迟单元的正输入端；延时单元包括差分延迟模块、控制模块和锁存模块，差分延迟模块与控制模块相连接，锁存模块和差分延迟模块相连接；控制模块用于接收使能信号和禁用信号，差分延迟模块用于在使能信号的控制下接收差分输入电压并生成差分输出电压，锁存模块用于锁存差分延迟模块的电平状态。

在可选的实施方式中，环形差分延迟振荡器包括：

第一PMOS管和第一NMOS管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端；

第二PMOS管和第二NMOS管，二者的栅极相互连接并接入第一差分输入电压，二者的漏极相互连接并连接至第一差分电压输出端，第二PMOS管的源极与第一PMOS管的漏极相连接，第二NMOS管的源极与第一NMOS管的漏极相连接；

第三PMOS管和第三NMOS管，二者的栅极相互连接并接入第二差分输入电压，二者的漏极相互连接并连接至第二差分电压输出端，第三PMOS管的源极与第一PMOS管的漏极相连接，第三NMOS管的源极与第一NMOS管的漏极相连接；

第四PMOS管和第四NMOS管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端，二者的漏极相互连接并连接至第一差分电压输出端，二者的栅极相互连接并连接至第二差分电压输出端；

第五PMOS管和第五NMOS管，二者的源极分别连接驱动电源的高电平输出端和低电平输出端，二者的漏极相互连接并连接至第二差分电压输出端，二者的栅极相互连接并连接至第一差分电压输出端。

在可选的实施方式中，第一触发器组和第二触发器组内的触发器均为基于感测放大器的D触发器。

在可选的实施方式中，时间数字转换电路还包括：

数字延迟控制器，设置于相位解码器和数字延迟发生器之间，用于根据多个第一触发器组采集的相位状态调节多个数字延迟发生器的延迟，直至多个数字延迟发生器之间逐级递增的预设延迟差τ

在可选的实施方式中，数字延迟发生器包括：

二进制码到温度计码转换器，用于接收数字延迟控制器的控制信号，并将控制信号转换为热表码输出；

PMOS负载阵列，其内的各个PMOS负载的源极均与其自身的漏极短接，且各PMOS负载的源极分别与二进制码到温度计码转换器的各个输出端相连接；

输入反相器，其输入端接入采样信号，输出端连接至第一缓冲反相器组、第二缓冲反相器组和第三缓冲反相器组的输出端；第一缓冲反相器组包括一个缓冲反相器，第二缓冲反相器组包括两个缓冲反相器，第三缓冲反相器组包括四个缓冲反相器；

第一输出反相器，PMOS负载阵列内各个PMOS负载的栅极、第一缓冲反相器组的输出端均与第一输出反相器的输入端相连接，且第二缓冲反相器组的输出端经过第一选择控制开关后、第三缓冲反相器组的输出端经过第二选择控制开关后也均与第一输出反相器的输入端相连接；

第二输出反相器，输入端与第一输出反相器的输出端相连接，输出端输出第一延迟采样信号。

根据第二方面，本发明还提供了一种时间数字转换方法，包括如下步骤：

将第一时间信号和第二时间信号输入上述第一面任意一种实施方式中的时间数字转换电路内，得到第一时间信号和第二时间信号之间的时间间隔量化结果。

根据第三方面，本发明还提供了一种时间数字转换方法，包括如下步骤：

多次将第一时间信号和第二时间信号输入上述第一面任意一种实施方式中的时间数字转换电路内，得到第一时间信号和第二时间信号之间的多个初步时间间隔量化结果；

本发明提供的技术方案，具有如下优点：

1、本发明提供的时间数字转换电路，通过对应设置多个数字延迟发生器和多个第一触发器组，对环形差分延迟振荡器的相位状态进行多次延迟采样，能够将该时间数字转换电路的时间分辨率提高到环形差分延迟振荡器中的分辨率的N分之一(N即为数字延迟发生器的个数)，且数字延迟发生器和触发器组消耗的功率远远低于核心的环振荡器和计数器消耗的功率，因而，能够在低功耗的情况下实现高分辨率；而通过设置振荡器为环形差分延迟振荡器并对应设置两个异步计数器，能够大大减小计数器锁存的第一计数结果错误的可能性，通过设置环形差分延迟振荡器在电路接收到第二输入信号一段时间后禁用(相应地，两个异步计数器也不工作)，且在下一次时间间隔量化开始时从先前停止的位置开始振荡(也即环形差分延迟振荡器可以从其中的任何延迟单元开始振荡)，能够在进一步电路功耗的同时实现动态元件匹配，随机化由于缓冲元件失配而生成的线性误差解决了现有技术中大量延迟单元失配所造成高积分非线性的问题，使该数字转换电路具有良好的线性度和宽动态范围。

2、本发明提供的时间数字转换电路，通过设置第一触发器组和第二触发器组内的触发器均为基于感测放大器的D触发器(SAFFs)，可以将环形差分延迟振荡器发生在时钟上升沿附近时采样数据所生成的亚稳态最小化，能够进一步提高时间数字转换电路的量化数据准确度。

3、本发明提供的时间数字转换方法，由于不同的延迟单元不匹配导致不同的测量结果，随机误差可能表现为单发精度测试中输出代码的变化，因而通过对多个初步时间间隔量化结果进行平均，能够减少减少输出的变化，进一步提高最终得到的时间间隔量化结果的准确性。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例1提供的时间数字转换电路的结构示意图；

图2为本发明实施例1提供的一种环形差分延迟振荡器的结构示意图；

图3为图2中的环形差分延迟振荡器的延迟移位示意图；

图4为本发明实施例1提供的一种延迟单元的具体结构示意图；

图5为本发明实施例1提供的一种基于感测放大器的D触发器的具体结构示意图；

图6为本发明实施例1提供的一种数字延迟发生器的具体结构示意图；

图7为本发明实施例2提供的一种时间数字转换电路方法的流程图；

图8为本发明实施例2提供的另一种时间数字转换电路方法的流程图。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。

实施例1

图1示出了本实施例一种实施方式中的时间数字转换电路的结构示意图。如图1所示，该时间数字转换电路包括：信号生成器、环形差分延迟振荡器、两个异步计数器、多个数字延迟发生器、多个第一触发器组、止振延迟器、第二触发器组、相位解码器和输出计算器。

信号生成器用于接收第一输入信号In_A(也即第一时间信号)和第二输入信号In_B(也即第二时间信号)，并基于第一输入信号In_A和第二输入信号In_B生成使能信号EN，基于第二输入信号生成采样信号Clk0；且信号生成器用于在接收到第二输入信号In_B经过预设时间差后生成禁用信号ENB。

本实施例中，为了防止环形差分延迟振荡器的禁用影响下述第一触发器组和第二触发器组的采样，禁用信号ENB为在最后一级第一触发器组采样结束后生成，也即，上述预设时间差大于最后一级数字延迟发生器的延迟量。

环形差分延迟振荡器用于在使能信号控制下启振生成差分延迟脉冲；环形差分延迟振荡器在禁用信号的控制下止振，并在下一次时间间隔量化开始时自禁用位置启振。

本实施例中，如图2所示，环形差分延迟振荡器多个依次连接的延时单元，其中的一级延时单元的正输出端连接其后一级延迟单元的正输入端，负输出端连接其后一级延迟单元的负输入端，且最后一级延时单元的正输出端连接第一级延迟单元的负输入端，最后一级延时单元的负输出端连接第一级延迟单元的正输入端，形成环形结构(图2中以能够提供16相位输出的包括8个延时单元的环形差分延迟振荡器为例进行示出)。

本实施例中，由于环形差分延迟振荡器会从先前停止的位置开始振荡，所以，在一次时间间隔量化过程中，环形差分延迟振荡器可以从其中的任何延迟单元开始；如图3所示，仍以上述包括8个延时单元的环形差分延迟振荡器为例，若输入脉冲宽度(也即第一输入信号和第二输入信号之间的脉冲宽度)约为三个缓冲延迟时，则在第一次量化中，振荡从延迟1传播到延迟3，第二次量化中，振荡从延迟4传播到延迟6，在第三次测量中，振荡从延迟7传播到延迟1，在第四次测量中，振荡从延迟2传播到延迟4。

本实施例中，不同的延迟单元不匹配导致不同的测量结果，从而实现动态元件匹配，该动态元件匹配可以随机化由于缓冲元件失配而产生的线性误差，能够提高无杂散动态范围，同时，由于随机误差分布在其噪声底，因而其信噪比和失真比没有增加；此外，随机误差可能表现为单发精度测试中输出代码的变化，但只要通过对几个样本进行平均即可减少输出的变化。而现有技术中没有动态元件匹配的架构(例如，基于游标链的TDC)，虽然可以在输出代码变化方面实现出色的单次测量精度，但因为输入脉冲总是通过相同的延迟单元序列，其积分非线性(INL)性能较差，输出码与理想值相差较大；且由于这种架构对于相同的输入时间宽度，连续输出都具有相同的误差，因此其积分非线性性能较差导致的误差不能通过平均来减少。因而总的来说，相对于现有技术中的架构，本实施例中的时间数字转换电路电路在经过动态单元匹配的调整测量之后，测量精度和线性度都有较大的提升。

在本实施例的一种具体实施方式中，延时单元可以包括差分延迟模块、控制模块和锁存模块，其中，差分延迟模块与控制模块相连接，锁存模块和差分延迟模块相连接；控制模块用于接收使能信号EN和禁用信号ENB，差分延迟模块用于在使能信号的控制下接收差分输入电压vin+和vin-并生成差分输出电压vo+和vo-，锁存模块用于锁存差分延迟模块的电平状态。

在本实施例的一种具体实施方式中，如图4所示，延时单元可以为晶体管延时单元，具体地，延时单元可以包括：第一PMOS管MP1和第一NMOS管MN1(也即控制模块)，二者的源极分别连接驱动电源的高电平输出端VDD和低电平输出端VSS；第二PMOS管MP2和第二NMOS管MN2，二者的栅极相互连接并接入第一差分输入电压vin+(也即正相输入电压)，二者的漏极相互连接并连接至第一差分电压输出端vo-(也即反相输出电压的输出端)，第二PMOS管MP2的源极与第一PMOS管MP1的漏极相连接，第二NMOS管MN2的源极与第一NMOS管MN1的漏极相连接；第三PMOS管MP3和第三NMOS管MN3(MP2、MN2、MP3和MN3即为差分延迟模块)，二者的栅极相互连接并接入第二差分输入电压vin-(也即反相输入电压)，二者的漏极相互连接并连接至第二差分电压输出端vo+(也即正相输出电压的输出端)，第三PMOS管MP3的源极与第一PMOS管MP1的漏极相连接，第三NMOS管MN3的源极与第一NMOS管MN1的漏极相连接；第四PMOS管MP4和第四NMOS管MN4，二者的源极分别连接驱动电源的高电平输出端VDD和低电平输出端VSS，二者的漏极相互连接并连接至第一差分电压输出端vo-，二者的栅极相互连接并连接至第二差分电压输出端vo+；第五PMOS管MP5和第五NMOS管MN5(MP4、MN4、MP5和MN5即为锁存模块)，二者的源极分别连接驱动电源的高电平输出端VDD和低电平输出端VSS，二者的漏极相互连接并连接至第二差分电压输出端vo+，二者的栅极相互连接并连接至第一差分电压输出端vo-。

具体地，第一差分输入电压vin+和第二差分输入电压vin-驱动四个差分延迟晶体管MP2、MN2、MP3和MN3。MN1和MP1晶体管分别将输入晶体管连接到地和电源，实现对于延迟单元的控制。为了降低功耗，环形差分延迟振荡器的启用时间仅略长于输入脉宽，也即环形差分延迟振荡器在接收到第二输入信号后经过较短的预设时间差后即生成禁用信号ENB(即ENB被拉到VDD，EN被拉到VSS)，此时，MN1和MP1被禁用，环形差分延迟振荡器停止振荡。当MN1和MP1时，不会有任何电流流过MP1、MN1、MP2、MN2、MP3或MN3，但与MP2和MP3不同，MP4和MP5的源直接连接到VDD，与MN2和MN3不同，MN4和MN5的源直接连接到VSS，因而，在MP1和MN1关闭后，锁存模块的的晶体管MP4、MP5、MN4和MN5仍然通电，能够驱动差分输出端的一端为高电平，另一端为低电平，进而使下一次转换总是从一个已知的位置开始(该位置由第二触发器组采样)。基于此的时间数字转换电路架构无需输出节点的寄生电容来保持输出电压，故而不受深亚微米CMOS技术中出现的泄漏问题的影响。

两个异步计数器用于对差分延迟脉冲进行延迟单元计数，得到的第一计数结果。

具体地，两个异步计数器与环形差分延迟振荡器对应设置，以差分延迟振荡器为图1中示出的16相位输出的差分延迟振荡器为例，则两个异步计数器对应为两个8位异步计数器。

多个数字延迟发生器用于对采样信号进行延迟，生成多个第一延迟采样信号；多个第一延迟采样信号相对于采样信号的延迟量的以预设延迟差逐级递增。

具体地，数字延迟发生器的个数可以根据具体应用中对于时间数字转换电路的分辨率需求进行设置，若环形差分延迟振荡器中一个延迟单元的延迟量为τ

多个第一触发器组与多个数字延迟发生器对应设置，每个第一触发器组均用以在对应的第一延迟采样信号的触发下采集环形差分延迟振荡器的相位状态。

具体地，以数字延迟发生器为4个为例，如图1所示，第一触发器组则对应的有4个。

止振延迟器用于延迟禁用信号，生成第二延迟采样信号；第二触发器组用于在第二延迟采样信号的触发下采集环形差分延迟振荡器的禁用时的相位状态。

在本实施例的一种可选实施方式中，为了进一步提高提高时间数字转换电路的量化数据准确度，可以设置第一触发器组和第二触发器组中的触发器均为基于感测放大器的D触发器。具体地，基于感测放大器的D触发器可以包括感测放大器模块和锁存器模块，且其具体元件结构可以如图5所示(基于感测放大器的D触发器中的元件类型和元件之间的连接关系图5中均能明确示出，此处不再赘述)。

相位解码器用于根据多个第一触发器组采集的相位状态生成第二计数结果；还用于根据第二触发器采集的环形差分延迟振荡器的禁用时的相位状态生成下一次时间间隔量化的起始位置标记；输出计算器用以根据第一计算结果、第二计算结果和起始位置标记输出第一输入信号和第二输入信号之间的时间间隔量化结果。

在本实施例的一种可选实施方式中，为了扩大时间数字转换电路的应用范围，进一步提高其量化数据的准确性，如图1所示，可以设置时间数字转换电路还包括一数字延迟控制器，该数字延迟控制器设置于相位解码器和数字延迟发生器之间，用于根据多个第一触发器组采集的相位状态调节多个数字延迟发生器的延迟，直至多个数字延迟发生器之间的预设延迟差τ

此时，如图6所示，可以设置数字延迟发生器包括：二进制码到温度计码转换器、PMOS负载阵列、输入反相器、第一输出反相器和第二输出反相器；其中，二进制码到温度计码转换器用于接收数字延迟控制器的控制信号DCW<5:0>，并将控制信号DCW<5:0>转换为热表码输出；PMOS负载阵列T<0>～T<63>内的各个PMOS负载的源极均与其自身的漏极短接，且各PMOS负载的源极分别与二进制码到温度计码转换器的各个输出端相连接；输入反相器的输入端接入采样信号Clk0，输出端连接至第一缓冲反相器组、第二缓冲反相器组和第三缓冲反相器组的输出端，第一缓冲反相器组包括一个缓冲反相器，第二缓冲反相器组包括两个缓冲反相器，第三缓冲反相器组包括四个缓冲反相器；PMOS负载阵列内各个PMOS负载的栅极、第一缓冲反相器组的输出端均与第一输出反相器的输入端相连接，且第二缓冲反相器组的输出端经过第一选择控制开关后、第三缓冲反相器组的输出端经过第二选择控制开关后也均与第一输出反相器的输入端相连接；第二输出反相器的输入端与第一输出反相器的输出端相连接，输出端输出第一延迟采样信号。具体地，第一选择控制开关和第二选择控制开关受开关控制信号SEL<1:0>的控制，当SEL<1:0>＝00时，两个开关均断开，只连接第一缓冲反相器组驱动PMOS负载阵列，因此产生的时延差最长，当SEL<1:0>＝11时，两个开关均闭合，第一缓冲反相器组、第二缓冲反相器组和第三缓冲反相器组均连接到PMOS负载阵列，最大延迟降低(对应的，多个数字延迟发生器之间的预设延迟差减小，时间数字转换电路的分辨率提供)。

综上，本实施例中的时间数字转换电路，通过对应设置多个数字延迟发生器和多个第一触发器组，对环形差分延迟振荡器的相位状态进行多次延迟采样，能够将该时间数字转换电路的时间分辨率提高到环形差分延迟振荡器中的分辨率的N分之一(N即为数字延迟发生器的个数)，且数字延迟发生器和触发器组消耗的功率远远低于核心的环振荡器和计数器消耗的功率，因而，能够在低功耗的情况下实现高分辨率；而通过设置振荡器为环形差分延迟振荡器并对应设置两个异步计数器，能够大大减小计数器锁存的第一计数结果错误的可能性，通过设置环形差分延迟振荡器在电路接收到第二输入信号一段时间后禁用(相应地，两个异步计数器也不工作)，且在下一次时间间隔量化开始时从先前停止的位置开始振荡(也即环形差分延迟振荡器可以从其中的任何延迟单元开始振荡)，能够在进一步电路功耗的同时实现动态元件匹配，随机化由于缓冲元件失配而生成的线性误差解决了现有技术中大量延迟单元失配所造成高积分非线性的问题，使该数字转换电路具有良好的线性度和宽动态范围。

实施例2

图7示出了本实施例中的一种实施方式中的时间数组转换方法的方法流程图，本实施例中的方法为基于上述实施例1中的时间数据转换电路，因而，实施例1中已经公开的内容，本实施例中不再赘述。如图7所示，本实施方式中的时间数组转换方法可以包括如下步骤：

S701：将第一时间信号和第二时间信号输入实施例1中的时间数字转换电路内，得到第一时间信号和第二时间信号之间的时间间隔量化结果。

基于时间数组转换电路中的环形差分延迟振荡器会从先前停止的位置开始振荡，也即在一次时间间隔量化过程中，环形差分延迟振荡器可以从其中的任何延迟单元开始，不同的延迟单元不匹配导致不同的测量结果，随机误差可能表现为单发精度测试中输出代码的变化，因而为了减小输出的变化，进一步提高时间间隔量化结果的准确性，图8出了本实施例中的另一种实施方式中的时间数组转换方法的方法流程图。如图8所示，本实施方式中的时间数组转换方法包括如下步骤：

S801：多次将第一时间信号和第二时间信号输入实施例1中的时间数字转换电路内，得到第一时间信号和第二时间信号之间的多个初步时间间隔量化结果。

S802：计算多个初步时间间隔量化结果的平均值，得到第一时间信号和第二时间信号之间的时间间隔量化结果。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明的保护范围之中。