闪存存储器版图、闪存存储器及其制作方法

技术领域

本发明属于集成电路制造技术领域，具体涉及一种闪存存储器版图、闪存存储器及其制作方法。

背景技术

闪存(flash)由于其具有高密度、低价格、以及电可编程、擦除的优点，已被广泛作为非易失性记忆体应用的最优选择。一般而言，浮栅型闪存都有着类似的原始存储单元它们都有层叠的栅极结构，该栅极结构包括浮栅和至少覆盖浮栅的控制栅。其中，所述控制栅通过耦合以控制浮栅中电子的存储与释放。Nord flash(或非闪存)的擦除是发生在浮栅与字线之间的隧穿，通过在字线与控制栅上施加高低电压，使得浮栅与字线之间形成较高的电势差与电场强度，浮栅中存储的电子隧穿通过隧穿氧化层，使浮栅上的电势由负变正，从而改变存储状态。

Nord flash目前一种将控制栅引出的方法为：每隔256根有效有源区设置一个条状(strap)区域，对条状区域的控制栅层图形化处理，如图1所示，例如条状区域去除的控制栅部分01呈Z字形，以将相邻两行的控制栅多晶硅隔断。在条状区域内的控制栅接触孔区域(该区域的控制栅保留)制作接触孔从而引出控制栅。然而这种控制栅引出结构比较占用面积，且工艺窗口较小。

发明内容

本发明的目的在于提供一种闪存存储器版图、闪存存储器及其制作方法。第一浮栅图形横跨组有源区且在位于相邻两个组有源区之间的连接区断开。第一控制栅和第二控制栅在奇偶列的连接区中错位引出。连接区的面积减小，提高存储单元的有效面积利用率，增大工艺窗口。

本发明提供一种闪存存储器版图，包括多个组有源区及位于相邻所述组有源区之间的连接区，所述闪存存储器版图包括：

有源区版图层，所述有源区版图层包括位于每个所述组有源区内的多个沿第一方向平行排列且沿第二方向延伸的有效有源区；

第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列且沿第一方向延伸的第一浮栅图形；所述第一浮栅图形横跨所述组有源区且在位于相邻两个所述组有源区之间的所述连接区断开；每个所述第一浮栅图形上对应一组相隔离的沿所述第一方向延伸的第一控制栅和第二控制栅；

第二浮栅版图层，所述第二浮栅版图层包括位于所述连接区内的多个第二浮栅图形；相邻两列所述连接区中，一列所述连接区中的所述第二浮栅图形将所述一列连接区两侧所述组有源区内的所述第一控制栅断开，另一列所述连接区中的所述第二浮栅图形将所述另一列连接区两侧所述组有源区内的所述第二控制栅断开；

控制栅接触孔版图层，所述控制栅接触孔版图层包括位于每列所述连接区内且沿所述第二方向延伸的控制栅接触孔图形；所述控制栅接触孔图形区域包括第一连接块和第二连接块，所述第二控制栅在所述一列连接区中具有向下一行延伸的所述第二连接块；所述第一控制栅在所述另一列连接区中具有向上一行延伸的所述第一连接块。

进一步的，每个所述组有源区内包含的所述有效有源区的个数为128个～1024个。

进一步的，在所述连接区内，多个所述第二浮栅图形沿所述第二方向平行排列且沿所述第一方向延伸，所述第二浮栅图形呈直条形。

进一步的，所述有效有源区呈直条形，所述第一浮栅图形呈直条形。

进一步的，所述第一方向与所述第二方向相互垂直。

进一步的，所述控制栅接触孔图形呈直条形，所述控制栅接触孔图形与所述第二浮栅图形均部分重叠，所述控制栅接触孔图形区域的控制栅多晶硅层保留。

本发明还提供一种闪存存储器的制作方法，包括：

提供衬底，所述衬底包括多个组有源区以及位于相邻所述组有源区之间的连接区；

在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；

利用具有第二浮栅版图层的掩膜版对所述控制栅多晶硅层进行图形化；所述第二浮栅图形区域的所述控制栅多晶硅层去除；

利用具有第一浮栅版图层的掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化；所述第一浮栅图形区域的所述控制栅多晶硅层与所述浮栅多晶硅层保留；

利用具有控制栅接触孔版图层的掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，去除所述第一浮栅图形区域和所述控制栅接触孔图形区域之外的所述控制栅多晶硅层和所述浮栅多晶硅层；

刻蚀去除所述第一浮栅图形中间区域的所述控制栅多晶硅层与所述浮栅多晶硅层形成开口，在所述开口中形成字线；刻蚀剩余的所述控制栅多晶硅层形成位于所述字线两侧的所述第一控制栅和所述第二控制栅。

进一步的，形成所述开口具体包括：

在所述控制栅多晶硅层上方对应所述第一浮栅图形沿所述第二方向的两侧区域形成侧墙，以所述侧墙为硬掩膜，刻蚀去除所述第一浮栅图形中间区域的所述控制栅多晶硅层与所述所述浮栅多晶硅层形成所述开口。

进一步的，利用具有所述控制栅接触孔版图层的掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化之后，形成了第一连接块和第二连接块，所述第二控制栅在所述一列连接区中具有向下一行延伸的所述第二连接块；所述第一控制栅在所述另一列连接区中具有向上一行延伸的所述第一连接块。

进一步的，所述制作方法还包括：

在每个所述第一连接块和每个所述第二连接块上均形成接触孔。

进一步的，所述制作方法还包括：

在每列所述有效有源区与每行位于所述第一控制栅和所述第二控制栅之间的所述第一浮栅图形的交界区域均形成接触孔。

本发明还提供一种闪存存储器，采用上述的闪存存储器的制作方法制作而成，包括呈阵列排布的存储单元，所述存储单元包括：

衬底，所述衬底上形成有字线，所述字线一侧形成有堆叠的第一浮栅和第一控制栅，所述字线另一侧形成有堆叠的第二浮栅和第二控制栅；

所述衬底包括多个组有源区以及位于相邻所述组有源区之间的连接区；

在奇数列的所述连接区中引出所述第一控制栅，在偶数列的所述连接区中引出第二控制栅；或者在所述奇数列的连接区中引出所述第二控制栅，在所述偶数列的连接区中引出所述第一控制栅；所述第一控制栅和所述第二控制栅在奇偶列的连所述连接区中错位引出。

与现有技术相比，本发明具有如下有益效果：

本发明提供一种闪存存储器版图、闪存存储器及其制作方法。第一浮栅图形横跨组有源区且在位于相邻两个组有源区之间的连接区断开，适用于高精度闪存的制作。相邻两列连接区中，一列所述连接区中的所述第二浮栅图形将所述一列连接区两侧所述组有源区内的所述第一控制栅断开，另一列所述连接区中的所述第二浮栅图形将所述另一列连接区两侧所述组有源区内的所述第二控制栅断开。控制栅接触孔图形区域包括第一连接块和第二连接块，第二控制栅在一列连接区中具有向下一行延伸的第二连接块；第一控制栅在另一列连接区中具有向上一行延伸的第一连接块；第一连接块和第二连接块用于形成接触孔以分别引出第一控制栅和第二控制栅。相邻两列连接区中，一列为奇数列，另一列为偶数列。亦即在奇数列的连接区中引出第一控制栅，在偶数列的连接区中引出第二控制栅；或者在奇数列的连接区中引出第二控制栅，在偶数列的连接区中引出第一控制栅；第一控制栅和第二控制栅在奇偶列的连接区中错位引出。连接区的面积减小，提高存储单元有效面积的利用率，并增大工艺窗口。

进一步的，本发明连接区内的第二浮栅图形呈直条形。本发明连接区内去除控制栅部分的第二浮栅图形不再为Z字形，Z字形占用连接区面积较大，且浮栅间隔较小易造成控制栅桥接。本发明第二浮栅图形呈直条形，无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。

附图说明

图1是一种闪存存储器版图示意图。

图2是本发明实施例的闪存存储器版图示意图。

图3为图2的右侧部分的放大示意图。

图4为图2中闪存存储器的存储单元沿Y方向的剖面示意图。

图5是本发明实施例提供的闪存存储器的制作方法的流程图。

其中，附图标记如下：

01-条状区域去除的控制栅部分；I-组有源区；II-连接区；10-衬底；11-有效有源区；20-第一浮栅图形；21-第一浮栅；22-第二浮栅；30-控制栅；31-第一控制栅；32-第二控制栅；33-第一连接块；34-第二连接块；35-接触孔；40-第二浮栅图形；50-控制栅接触孔图形；60-侧墙；70-字线。

具体实施方式

以下结合附图和具体实施例对本发明进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图均采用非常简化的形式且使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本申请必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本发明实施例提供一种闪存存储器版图，包括多个组有源区及位于相邻所述组有源区之间的连接区，所述闪存存储器版图包括：

有源区版图层，所述有源区版图层包括位于每个所述组有源区内的多个沿第一方向平行排列且沿第二方向延伸的有效有源区；

第一浮栅版图层，所述第一浮栅版图层包括多个沿第二方向平行排列且沿第一方向延伸的第一浮栅图形；所述第一浮栅图形横跨所述组有源区且在位于相邻两个所述组有源区之间的所述连接区断开；每个所述第一浮栅图形上对应一组相隔离的沿所述第一方向延伸的第一控制栅和第二控制栅；

第二浮栅版图层，所述第二浮栅版图层包括位于所述连接区内的多个第二浮栅图形；相邻两列所述连接区中，一列所述连接区中的所述第二浮栅图形将所述一列连接区两侧所述组有源区内的所述第一控制栅断开，另一列所述连接区中的所述第二浮栅图形将所述另一列连接区两侧所述组有源区内的所述第二控制栅断开；

控制栅接触孔版图层，所述控制栅接触孔版图层包括位于每列所述连接区内且沿所述第二方向延伸的控制栅接触孔图形；所述控制栅接触孔图形区域包括第一连接块和第二连接块，所述第二控制栅在所述一列连接区中具有向下一行延伸的所述第二连接块；所述第一控制栅在所述另一列连接区中具有向上一行延伸的所述第一连接块。

图2是本发明一实施例提供的闪存存储器版图示意图。图3为图2的右侧部分的放大示意图。如图2和图3所示，闪存存储器的版图包括多个组有源区I以及位于相邻组有源区I之间的连接区II(又称条状区，strap区)，连接区II用于将控制栅引出。

有源区版图层包括位于每个组有源区内I的多个沿第一方向x平行排列且沿第二方向y延伸的有效有源区11。多个有效有源区11呈直条形。在组有源区内I还可设置虚拟有源区(未示出)，虚拟有源区与有效有源区11平行设置。其中，第一方向x(也称为行方向)与第二方向y(也称为列方向)相垂直。每个所述组有源区I内包含的所述有效有源区11的个数为128个～1024个。示例性的，每隔128个有效有源区11设置一个连接区II。

第一浮栅版图层包括多个沿第二方向y平行排列且沿第一方向x延伸的第一浮栅图形20。示例性的，第一浮栅图形20呈直条形。第一浮栅图形20横跨组有源区I且在位于相邻两个组有源区I之间的连接区II断开。每个第一浮栅图形20上对应一组相隔离的沿第一方向X延伸的第一控制栅31和第二控制栅32。

第二浮栅版图层，第二浮栅版图层包括位于连接区II内的多个沿第二方向y平行排列且沿第一方向x延伸的第二浮栅图形40；示例性的，第二浮栅图形40呈直条形。本发明连接区II内去除控制栅部分的第二浮栅图形40不再为Z字形，图1中条状区域去除的控制栅部分01为Z字形占用连接区II面积较大，且浮栅间隔较小易造成控制栅桥接。本发明第二浮栅图形40呈直条形，无需考虑浮栅间隔较小造成的控制栅桥接，增大了工艺窗口。

相邻两列连接区II中，一列所述连接区II(例如n+1列)中的所述第二浮栅图形40将所述一列连接区(例如n+1列)两侧所述组有源区I内的所述第一控制栅31断开，另一列所述连接区II(例如n列)中的所述第二浮栅图形40将所述另一列连接区II(例如n列)两侧所述组有源区I内的所述第二控制栅32断开。第二浮栅图形40区域的控制栅多晶硅层去除。

每行控制栅30包括相隔离的第一控制栅31和第二控制栅32，每行的第一控制栅31在第n列连接区II中具有向上一行延伸的第一连接块33；每行的第二控制栅32在第n+1列连接区II中具有向下一行延伸的第二连接块34；第一连接块33和第二连接块34用于形成接触孔35。

控制栅接触孔版图层包括位于每列连接区II内且沿第二方向y延伸的控制栅接触孔图形50；控制栅接触孔图形50区域的控制栅多晶硅层保留。控制栅接触孔图形50与第二浮栅图形40均部分重叠。在每个连接区II内仅设置有一个控制栅接触孔图形50。控制栅接触孔图形50呈长条形沿第二方向y延伸，控制栅接触孔图形50以及接触孔的工艺窗口增大。

本发明实施例的闪存存储器版图中，第一浮栅图形20横跨组有源区I且在位于相邻两个组有源区I之间的连接区II断开，适用于高精度闪存器件的制作。相邻两列连接区中，一列为奇数列，另一列为偶数列。亦即在奇数列的连接区中引出第一控制栅31，在偶数列的连接区中引出第二控制栅32；或者在奇数列的连接区中引出第二控制栅32，在偶数列的连接区中引出第一控制栅31；第一控制栅31和第二控制栅32在奇偶列的连接区II中错位引出。连接区II的面积减小，提高存储单元有效面积的利用率，并增大工艺窗口。

图4为图2中闪存存储器的存储单元沿Y方向的剖面示意图。图5是本发明一实施例提供的闪存存储器的制作方法的流程图。请参考图2至图5所示，闪存存储器的制作方法包括以下步骤：

步骤S1、提供衬底，所述衬底包括多个组有源区以及位于相邻所述组有源区之间的连接区；

步骤S2、在所述衬底上形成浮栅多晶硅层与控制栅多晶硅层；

步骤S3、利用具有第二浮栅版图层的掩膜版对所述控制栅多晶硅层进行图形化；所述第二浮栅图形区域的所述控制栅多晶硅层去除；

步骤S4、利用具有第一浮栅版图层的掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化；所述第一浮栅图形区域的所述控制栅多晶硅层与所述浮栅多晶硅层保留；

步骤S5、利用具有控制栅接触孔版图层的掩膜版对所述控制栅多晶硅层与所述浮栅多晶硅层进行图形化，去除所述第一浮栅图形区域和所述控制栅接触孔图形区域之外的所述控制栅多晶硅层和所述浮栅多晶硅层；

步骤S6、刻蚀去除所述第一浮栅图形中间区域的所述控制栅多晶硅层与所述浮栅多晶硅层形成开口，在所述开口中形成字线；刻蚀剩余的所述控制栅多晶硅层形成位于所述字线两侧的所述第一控制栅和所述第二控制栅。

其中，每条浮栅上设置有相隔离的沿第一方向X延伸的第一控制栅31和第二控制栅32，相邻两列连接区II中，一列连接区II中的第二浮栅图形40将第一控制栅31隔断，另一列连接区中的第二浮栅图形40将第二控制栅32隔断。第二控制栅32在一列连接区中具有向下一行延伸的第二连接块34；第一控制栅31在另一列连接区中具有向上一行延伸的第一连接块33；第一连接块33和第二连接块34用于形成接触孔35。

下面结合图2至图5对本发明所提供闪存存储器的制作方法进行详细说明。可以理解的是，图2显示的是闪存存储器版图，采用该版图制作掩膜版，在闪存存储器的制作过程中采用该掩膜版进行图形化最终可以形成控制栅。

在步骤S1中，提供衬底10，衬底10包括多个组有源区I以及位于相邻组有源区I之间的连接区II。连接区II用于将后续形成的控制栅引出。在该步骤中还包括采用由有源区版图层制作而成的掩膜版(或者具有有源区版图层的掩膜版)对衬底进行离子注入形成多个有效有源区11。示例性的，每个组有源区内包含的有效有源区的个数为128个～1024个。有源区版图层包括位于每个组有源区内I的多个沿第一方向x平行排列且沿第二方向y延伸的有效有源区11，多个有效有源区11呈直条状。

在步骤S2中，在衬底10上形成浮栅多晶硅层与控制栅多晶硅层。浮栅多晶硅层后续最终形成位于字线70两侧的第一浮栅21和第二浮栅22(图4)。控制栅多晶硅层后续最终形成位于字线70两侧的第一控制栅31和第二控制栅32。第一控制栅31与第一浮栅21堆叠，第二控制栅32与第二浮栅22堆叠。当然在浮栅多晶硅层与控制栅多晶硅层之间还可以形成介质层，在形成浮栅多晶硅层之前还可以在衬底10上形成栅氧化层，由于本实施例侧重于采用如上的版图形成控制栅，其余层的制作可以参照现有的制作方法进行，本实施例对此不再进行赘述。

在步骤S3中，利用具有第二浮栅版图层的掩膜版对控制栅多晶硅层进行图形化。第二浮栅版图层包括多个第二浮栅图形40，通过具有第二浮栅版图层的掩膜版进行曝光与显影去除第二浮栅图形40覆盖区域的控制栅多晶硅层，亦即第二浮栅图形40区域的控制栅多晶硅层去除。

在步骤S4中，利用具有第一浮栅版图层的掩膜版对控制栅多晶硅层与浮栅多晶硅层进行图形化。第一浮栅版图层包括多个沿第二方向y平行排列且沿第一方向x延伸的第一浮栅图形20。示例性的，多个第一浮栅图形20呈直条形。所述第一浮栅图形20横跨所述组有源区I且在位于相邻两个所述组有源区I之间的所述连接区II断开。本步骤中，第一浮栅图形20区域的控制栅多晶硅层与浮栅多晶硅层保留。

在步骤S5中，利用具有控制栅接触孔版图层的掩膜版对控制栅多晶硅层与浮栅多晶硅层进行图形化。控制栅接触孔版图层包括位于连接区II内且沿第二方向y延伸的控制栅接触孔图形50。通过具有控制栅接触孔版图层的掩膜版的曝光与显影保护控制栅接触孔图形50覆盖区域内的控制栅多晶硅层，刻蚀去除第一浮栅图形20区域和控制栅接触孔图形50区域之外的控制栅多晶硅层和浮栅多晶硅层可至暴露出衬底10。步骤S5之后，第一浮栅图形20区域整个宽度a范围为堆叠的自下而上的浮栅多晶硅层与控制栅多晶硅层。

步骤S6，刻蚀去除第一浮栅图形20中间区域的控制栅多晶硅层与浮栅多晶硅层形成开口，在开口中形成字线70，本步骤中，刻蚀剩余的控制栅多晶硅层形成了位于字线70两侧的第一控制栅31和第二控制栅32。具体的，在控制栅多晶硅层上方对应第一浮栅图形20沿Y方向的两侧区域形成侧墙60，以侧墙60为硬掩膜，刻蚀去除第一浮栅图形20沿Y方向中间区域的控制栅多晶硅层与浮栅多晶硅层形成开口，在开口中形成字线70，开口侧壁与字线70之间还可形成隔离层。同时刻蚀剩余的浮栅多晶硅层形成了位于字线70两侧的第一浮栅21和第二浮栅22，刻蚀剩余的控制栅多晶硅层形成了位于字线70两侧的第一控制栅31和第二控制栅32。第一控制栅31与第一浮栅21堆叠，第二控制栅32与第二浮栅22堆叠。因此，每个第一浮栅图形20上对应一组相隔离的沿第一方向X延伸的第一控制栅31和第二控制栅32。

在步骤S6中，每行第一浮栅图形20区域均形成有相隔离的第一控制栅31和第二控制栅32。图2和图3中为示意不同侧重点，仅在部分第一浮栅图形20上示出了相隔离的第一控制栅31和第二控制栅32。步骤S6中，以侧墙60为硬掩膜，采用非曝光工艺，因此未使用上述闪存存储器版图中的掩膜版。

第二浮栅版图层包括位于连接区II内的多个沿第二方向y平行排列且沿第一方向x延伸的第二浮栅图形40。示例性的，第二浮栅图形40呈直条形。通过第二浮栅图形40将相邻的两个组有源区I之间的第一控制栅31或第二控制栅32断开。

相邻的两列连接区中，一列所述连接区II(例如n+1列)中的所述第二浮栅图形40将所述一列连接区(例如n+1列)两侧所述组有源区I内的所述第一控制栅31断开，另一列所述连接区II(例如n列)中的所述第二浮栅图形40将所述另一列连接区II(例如n列)两侧所述组有源区I内的所述第二控制栅32断开。

组有源区I内，每行控制栅包括相隔离的第一控制栅31和第二控制栅32，每行的第一控制栅31在第n列连接区中具有向上一行延伸的第一连接块33。每行的第二控制栅32在第n+1列连接区中具有向下一行延伸的第二连接块34；在每个所述第一连接块33和每个所述第二连接块34上均形成接触孔35。第一连接块33和第二连接块34用于形成接触孔35；接触孔35在采用具有控制栅接触孔版图层的掩膜版进行图形化时形成。在每列所述有效有源区I与每行位于所述第一控制栅31和所述第二控制栅32之间的所述第一浮栅图形20的交界区域均形成接触孔35。上侧的第一控制栅31通过向上侧延伸的第一连接块33上的接触孔引出，下侧的第二控制栅32通过向下延伸的第二连接块34上的接触孔35引出。

可以理解的是，在上述各步骤之间还可以包含采用其他的掩膜版或其他的制作步骤，本发明对此不作限定。

本发明实施例的闪存存储器的制作方法中，第一浮栅图形20横跨组有源区I且在位于相邻两个组有源区I之间的连接区II断开，适用于高精度闪存器件的制作。相邻两列连接区中，一列为奇数列，另一列为偶数列。亦即在奇数列的连接区中引出第一控制栅31，在偶数列的连接区中引出第二控制栅32；或者在奇数列的连接区中引出第二控制栅32，在偶数列的连接区中引出第一控制栅31；第一控制栅31和第二控制栅32在奇偶列的连接区II中错位引出。连接区II的面积减小，提高存储单元有效面积的利用率，并增大工艺窗口。

本发明还提供一种闪存存储器，采用如上的闪存存储器的制作方法制作而成。闪存存储器包括呈阵列排布的存储单元，存储单元包括：

衬底10，衬底10上形成有字线70，字线70一侧形成有堆叠的第一浮栅21和第一控制栅31，字线70另一侧形成有堆叠的第二浮栅22和第二控制栅32；

衬底10包括多个组有源区I以及位于相邻组有源区I之间的连接区II；

在奇数列的连接区中引出第一控制栅31，在偶数列的连接区中引出第二控制栅32；或者在奇数列的连接区中引出第二控制栅32，在偶数列的连接区中引出第一控制栅31；第一控制栅31和第二控制栅32在奇偶列的连连接区中错位引出。

在闪存存储器中，每条浮栅上设置有一组两条相隔离的控制栅，每组控制栅中的第一控制栅31具有向上一行延伸的第一连接块33，第二控制栅32具有向下一行延伸的第二连接块34，连接块上用于形成接触孔35，以将控制栅引出。与现有技术相比，本发明连接区面积缩小，存储单元有效面积的利用率提高，工艺窗口增大。

综上所述，在本发明提供的闪存存储器版图、闪存存储器及其制作方法中，闪存存储器版图包括有源区版图层、第一浮栅版图层、第二浮栅版图层与控制栅接触孔版图层。第一浮栅图形横跨组有源区且在位于相邻两个组有源区之间的连接区断开，适用于高精度要求的闪存制作。相邻两列连接区中，一列所述连接区中的所述第二浮栅图形将所述一列连接区两侧所述组有源区内的所述第一控制栅断开，另一列所述连接区中的所述第二浮栅图形将所述另一列连接区两侧所述组有源区内的所述第二控制栅断开。控制栅接触孔图形区域包括第一连接块和第二连接块，第二控制栅在一列连接区中具有向下一行延伸的第二连接块；第一控制栅在另一列连接区中具有向上一行延伸的第一连接块；第一连接块和第二连接块用于形成接触孔以分别引出第一控制栅和第二控制栅。相邻两列连接区中，一列为奇数列，另一列为偶数列。亦即在奇数列的连接区中引出第一控制栅，在偶数列的连接区中引出第二控制栅；或者在奇数列的连接区中引出第二控制栅，在偶数列的连接区中引出第一控制栅；第一控制栅和第二控制栅在奇偶列的连接区中错位引出。连接区的面积减小，提高存储单元有效面积的利用率，并增大工艺窗口。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的方法而言，由于与实施例公开的器件相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。