错误校正方法、错误校正电路及应用其的电子装置

技术领域

本发明是有关于一种错误校正方法，错误校正电路，及应用其的电子装置。

背景技术

为增加数据传输率，目前已有多种研究。例如，对于脉冲振幅调变(PAM3，Pulse-amplitude Modulation)接口，在该PAM3接口上所传输的各位元具有三个状态。在新的存储器架构中，各存储器晶胞具有三个储存状态。

对于这种存储器架构或PAM3接口，传输错误将导致在二进位结果中更多的错误。因此，单错误校正双错误侦测(SECDED(single error correction double errordetection))与错误码校正(ECC(error code correction))可用于解决位元错误。

因此，如何增加错误校正性能对于数据收发是重要的。

发明内容

根据本案一方面，提出一种电子装置的错误校正方法，该电子装置包括一解码器与一错误码校正引擎，该错误校正方法包括：该解码器决定是否一输入模拟码处于一禁止状态；当该输入模拟码处于该禁止状态时，该解码器设定一数字二进位码为一第一既定码，并从该解码器输入该数字二进位码至该错误码校正引擎；该错误码校正引擎决定该数字二进位码是否具多个错误；以及当该数字二进位码具上述多个错误时，该错误码校正引擎通知该解码器以让该解码器重设该数字二进位码为一第二既定码，以及，该解码器将该数字二进位码输入至该错误码校正引擎以进行错误码校正。

根据本案另一方面，提出一种错误校正电路，包括：一解码器；以及一错误码校正引擎，耦接至该解码器。该解码器决定是否一输入模拟码处于一禁止状态；当该解码器决定该输入模拟码处于该禁止状态时，该解码器设定一数字二进位码为一第一既定码，并从该解码器输入该数字二进位码至该错误码校正引擎；该错误码校正引擎决定该数字二进位码是否具多个错误；以及当该数字二进位码具上述多个错误时，该错误码校正引擎通知该解码器以让该解码器重设该数字二进位码为一第二既定码，以及，该解码器将该数字二进位码输入至该错误码校正引擎以进行错误码校正。

根据本案又一方面，提出一种电子装置，包括：一信号来源装置，以及一信号接收装置，耦接至该信号来源装置，该信号接收装置包括一解码器与一错误码校正引擎，耦接至该解码器。该解码器决定是否一输入模拟码处于一禁止状态；当该解码器决定该输入模拟码处于该禁止状态时，该解码器设定一数字二进位码为一第一既定码，并从该解码器输入该数字二进位码至该错误码校正引擎；该错误码校正引擎决定该数字二进位码是否具多个错误；以及当该错误码校正引擎决定该数字二进位码具上述多个错误时，该错误码校正引擎通知该解码器以让该解码器重设该数字二进位码为一第二既定码，以及，该解码器将该数字二进位码输入至该错误码校正引擎以进行错误码校正。

为了对本发明之上述及其他方面有更佳的了解，下文特举实施例，并配合所附图式详细说明如下：

附图说明

图1显示根据本案一实施例的错误校正电路的功能方块图。

图2A显示本案一实施例的输入模拟码与数字二进位码之间的第一关系。

图2B显示根据本案另一实施例的输入模拟码与数字二进位码之间的第二关系。

图3显示在一可能例中的错误情况。

图4显示根据本案一实施例的错误校正方法。

图5显示根据本案一实施例的存储器装置。

图6显示根据本案一实施例的电子装置。

附图标记说明

100:错误校正电路

110:解码器

120:错误码校正引擎

410-460:步骤

500:存储器装置

510:存储器阵列

520:读写控制器

600:电子装置

610:存储器晶胞

620:存储器控制器

具体实施方式

本说明书的技术用语系参照本技术领域之习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书额说明或定义为准。本揭露的各个实施例分别具有一或多个技术特征。在可能实施的前提下，本技术领域具有通常知识者可选择性地实施任一实施例中部分或全部的技术特征，或者选择性地将这些实施例中部分或全部的技术特征加以组合。

图1显示根据本案一实施例的错误校正电路的功能方块图。根据本案实施例的错误校正电路100包括解码器110与错误码校正(error code correction(ECC))引擎(engine)120。解码器耦接至错误码校正引擎120。

解码器110用于解码。例如但不受限于，解码器110将输入模拟码解码成数字二进位码。输入模拟码有三个状态，而数字二进位码有两个状态。在底下，输入模拟码有三个状态：状态0、状态1与状态2；以及，数字二进位码有两个状态：状态1(逻辑1)与状态0(逻辑0)。甚至，例如但不受限于，输入模拟码的状态0、状态1与状态2分别为低电位、中电位与高电位。当错误发生时，状态0可能变成状态1，或者是，状态1可能变成状态0与状态2，或者是，状态2可能变成状态1。

图2A显示本案一实施例的输入模拟码与数字二进位码之间的第一关系。在一例中，对于“S0”(代表无位移(“shift zero”)，当输入模拟码分别是“12”、“02”、“01”、“00”、“10”、“20”、“21”与“22”时，数字二进位码分别是“000”、“001”、“011”、“010”、“110”、“111”、“101”与“100”。在本案一实施例中，为减少错误，输入模拟码“11”是被禁止状态。

甚至，在图2A中，“S1”～“S7”分别代表“位移1(shift one)”至“位移7(shiftseven)”。“S1(位移1)”代表数字二进位码被位移1。例如，对于“S1(位移1)”，当输入模拟码分别是“12”、“02”、“01”、“00”、“10”、“20”、“21”与“22”时，数字二进位码分别是“100”、“000”、“001”、“011”、“010”、“110”、“111”与“101”。“S2”～“S7”可依此类推。

图2B显示根据本案另一实施例的输入模拟码与数字二进位码之间的第二关系。在一例中，对于“S0’”(代表无位移)，当输入模拟码分别是“12”、“02”、“01”、“00”、“10”、“20”、“21”与“22”时，数字二进位码是“001”、“011”、“010”、“110”、“111”、“101”、“100”与“000”。在本案一实施例中，为减少错误，输入模拟码“11”是被禁止状态。

甚至，在图2B中，“S1’”～“S7’”分别代表“位移1(shift one)”至“位移7(shiftseven)”。例如，对于“S1’”，当输入模拟码分别是“12”、“02”、“01”、“00”、“10”、“20”、“21”与“22”时，数字二进位码分别是“000”、“001”、“011”、“010”、“110”、“111”、“101”、与“100”。“S2’”～“S7’”可依此类推。

ECC引擎120用于执行ECC操作。ECC引擎120之架构在此可不特别限定之。

于位元传输过程中，可能会发生传输错误。一个传输错误可能导致在二进位结果中的更多错误。图3显示在一可能例中的错误情况。如图3所示，在接收码时，码来源(codesource)传输“00”，但错误校正电路100可能是接收到“01”或“10”，代表存在一个错误位元。

如图3所示，在本案一实施例中，对于S0～S7与S0’～S7’，以输入模拟码与数字二进位码的顺序而言，如果错误发生在相邻状态，输入模拟码的各状态具有两个可能错误状态。详言之，对于输入模拟码，当输入模拟码具有一个位元错误时，此错误将导致两个可能错误的输入模拟码。例如，当输入模拟码“00”有一个位元错误时，则此错误将导致两个可能错误的输入模拟码“01”或“10”，其余可依此类推。

因此，在本案一实施例中，考虑到接收输入模拟码时可能会有错误，数字二进位码的顺序将有助于错误校正电路100的错误校正。例如，如上述，当输入模拟码“00”有一个位元错误时，则此错误将导致两个可能的错误输入模拟码“01”或“10”。正确的输入模拟码“00”会被解码成数字二进位码“010”，但两个可能的错误输入模拟码“01”或“10”会被分别解码成数字二进位码“011”与“110”。相较于正确的数字二进位码“010”，数字二进位码“011”与“110”皆具有一个位元错误，而ECC引擎120可以校正一个位元错误。因此，通过适当安排输入模拟码与数字二进位码的顺序，可增加错误校正电路100的错误校正能力。

图4显示根据本案一实施例的错误校正方法。在步骤410中，解码器110决定是否输入模拟码处于被禁止状态(“11”)。如果步骤410为是，则于步骤420中，解码器110将数字二进位码设定为第一既定码，并将所设定的数字二进位码送至ECC引擎120。如果步骤410为否，则于步骤460中，解码器110解码输入模拟码成为数字二进位码，并将数字二进位码送至ECC引擎120。

在步骤430中，ECC引擎120决定由解码器110传来的数字二进位码是否没有错误或者有两个错误。当ECC引擎120决定由解码器110传来的数字二进位码没有错误时(步骤430)，于步骤440中，ECC引擎120输出ECC后的数字二进位码。当ECC引擎120决定由解码器110传来的数字二进位码有两个错误时(超过ECC引擎120的错误校正能力)(步骤430)，ECC引擎120通知解码器110且解码器110重设数字二进位码为第二既定码(步骤450)。

在本案一实施例中，第一既定码与第二既定码可如下。

在上表中，例如，当输入模拟码与数字二进位码之间的关系是如图2A所示的“S0”时，则第一既定码与第二既定码分别为“000”与“111”，其余可依此类推。

图5显示根据本案一实施例的存储器装置。如图5所示，本案一实施例的存储器装置500包括存储器阵列510与读写控制器520。存储器阵列510耦接于读写控制器520。存储器阵列510包括多个存储器晶胞，以及，该些存储器晶胞具有三个储存状态，亦即，状态0、状态1与状态2。存储器阵列510将存于该些存储器晶胞的输入模拟码送至读写控制器520。读写控制器520包括错误校正电路100。通过此架构，可改善存储器阵列510与读写控制器520之间的数据传输。存储器阵列510与读写控制器520也可称为信号来源装置与信号接收装置。存储器装置500也可称为电子装置。

图6显示根据本案一实施例的电子装置。如图6所示，根据本案一实施例的电子装置600包括存储器晶胞610与存储器控制器620。存储器晶胞610与存储器控制器620系耦接。存储器控制器620包括错误校正电路100。存储器晶胞610与存储器控制器620之间的输出入总线(I/O bus)可具有至少一信号线，且输出入总线的至少一信号线上的数据具有三个数据状态，亦即，状态0、状态1与状态2。例如但不受限于，存储器晶胞610与存储器控制器620之间的输出入总线可由PAM3接口所实现。通过此架构，可改善存储器晶胞610与存储器控制器620之间的数据传输。存储器晶胞610与存储器控制器620也可称为信号来源装置与信号接收装置。

在本案一实施例中，通过错误校正方法与错误校正电路，可改善错误校正能力。

综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种额更动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。