一种同步七分频电路和七分频信号生成方法

技术领域

本发明涉及信号处理技术领域，尤其涉及一种同步七分频电路和七分频信号生成方法。

背景技术

分频器在各种时序电路和时钟电路中应用非常广泛，同时也有着较高的参数要求，且大都多数情况下都要求分频器输出信号的占空比是50％。无论是奇数分频器还是偶数分频器，为了保证输出信号的占空比为50％，多数是采用触发器的级联实现。例如，CN104660222A公开了一种5分频触发器，使用了5个D触发器的级联来搭建5分频电路。这样的结构所需触发器的个数将对较多，且触发器结构相对复杂，相对普通的触发器多出了开关控制信号和CLKN端口。JP2002344308A公开了一种奇数分频器，用到了N个触发器的级联实现分频比小于N的分频器。这样的设计不利有节约面积，节省芯片成本。可见，上述采用触发器级联的方式实现的分频器中所需的触发器个数相对较多，通常需要采用N个触发器的级联实现分频比小于等于N的分频器，不利于节约芯片面积、节省芯片成本。同时，上述分频器中触发器的结构相对复杂，相对普通的触发器会多出开关控制信号和反相时钟输入。

发明内容

本发明提供一种同步七分频电路和七分频信号生成方法，用以解决现有技术中分频器中所需的触发器个数较多、占据的芯片面积较大，且触发器结果相对复杂的缺陷。

本发明提供一种同步七分频电路，包括：

包括第一触发器输入信号生成电路和第一触发器的第一中间信号生成电路、包括第二触发器输入信号生成电路和第二触发器的第二中间信号生成电路、包括第三触发器输入信号生成电路和第三触发器的第三中间信号生成电路，以及包含第四触发器的七分频信号生成电路；

其中，所述第一触发器输入信号生成电路用于执行运算((G1！)&(G2！))+((G1！)&(G3！))，所述第二触发器输入信号生成电路用于执行运算(G1&(G2！))+((G1！)&G2&(G3！))，所述第三触发器输入信号生成电路用于执行(G1&G2)+((G2！)&G3)，G1为所述第一中间信号生成电路上一时刻输出的第一中间信号，G2为所述第二中间信号生成电路上一时刻输出的第二中间信号，G3为所述第三中间信号生成电路上一时刻输出的第三中间信号；在基准时钟信号下，所述第三中间信号、所述第二中间信号和所述第一中间信号的组合状态按照000、001、010、011、100、101和110的顺序周期变化；所述七分频信号生成电路用于基于反向的基准时钟信号将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号，并对第三中间信号和第三中间延迟信号进行或运算，得到七分频信号。

根据本发明提供的一种同步七分频电路，所述第一触发器输入信号生成电路包括第一与非运算单元、第二与非运算单元和第三与非运算单元；其中，所述第一与非运算单元的输入端分别与所述第一触发器和所述第二触发器的反相输出端相连；所述第二与非运算单元的输入端分别与所述第一触发器和所述第三触发器的反相输出端相连；所述第三与非运算单元的输入端分别与所述第一与非运算单元和所述第二与非运算单元的输出端相连；所述第三与非运算单元的输出端与所述第一触发器的D端相连，所述第一触发器为D触发器，所述第一触发器的时钟沿与所述基准时钟信号相连，且所述第一触发器为上升沿触发。

根据本发明提供的一种同步七分频电路，所述第二触发器输入信号生成电路包括或非运算单元、第四与非运算单元、第五与非运算单元和第六与非运算单元；其中，所述或非运算单元的输入端分别与所述第一触发器和所述第三触发器的同相输出端相连；所述第四与非运算单元的输入端分别与所述或非运算单元的输出端和所述第二触发器的同相输出端相连；所述第五与非运算单元的输入端分别与所述第一触发器的同相输出端和所述第二触发器的反相输出端相连；所述第六与非运算单元的输入端分别与所述第四与非运算单元和所述第五与非运算单元的输出端相连；所述第六与非运算单元的输出端与所述第二触发器的D端相连，所述第二触发器为D触发器，所述第二触发器的时钟沿与所述基准时钟信号相连，且所述第二触发器为上升沿触发。

根据本发明提供的一种同步七分频电路，所述第三触发器输入信号生成电路包括第七与非运算单元、第八与非运算单元和第九与非运算单元；其中，所述第七与非运算单元的输入端分别与所述第一触发器和所述第二触发器的同相输出端相连；所述第八与非运算单元的输入端分别与所述第二触发器的反相输出端和所述第三触发器的同相输出端相连；所述第九与非运算单元的输入端分别与所述第七与非运算单元和所述第八与非运算单元的输出端相连；所述第九与非运算单元的输出端与所述第三触发器的D端相连，所述第三触发器为D触发器，所述第三触发器的时钟沿与所述基准时钟信号相连，且所述第三触发器为上升沿触发。

根据本发明提供的一种同步七分频电路，所述七分频信号生成电路包括第一反相器、所述第四触发器、第二反相器和第十与非运算单元；其中，所述基准时钟信号被输入至所述第一反相器中进行反向，所述第一反相器的输出端与所述第四触发器的时钟沿相连；所述第四触发器的D端与所述第三触发器的同相输出端相连，所述第四触发器的同相输出端与所述第二反相器的输入端相连，所述第四触发器为D触发器，所述第四触发器为上升沿触发；所述第十与非运算单元的输入端分别与所述第二反相器的输出端和所述第三触发器的反相输出端相连，所述第十与非运算单元的输出端输出所述七分频信号。

本发明还提供一种基于如上述任一种同步七分频电路的七分频信号生成方法，包括：

基于包括第一触发器输入信号生成电路和第一触发器的第一中间信号生成电路，生成第一中间信号；

基于包括第二触发器输入信号生成电路和第二触发器的第二中间信号生成电路，生成第二中间信号；

基于包括第三触发器输入信号生成电路和第三触发器的第三中间信号生成电路，生成第三中间信号；

基于包含第四触发器的七分频信号生成电路，利用反向的基准时钟信号将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号，并对第三中间信号和第三中间延迟信号进行或运算，得到七分频信号；

其中，所述第一触发器输入信号生成电路用于执行运算((G1！)&(G2！))+((G1！)&(G3！))，所述第二触发器输入信号生成电路用于执行运算(G1&(G2！))+((G1！)&G2&(G3！))，所述第三触发器输入信号生成电路用于执行(G1&G2)+((G2！)&G3)，G1为所述第一中间信号生成电路上一时刻输出的第一中间信号，G2为所述第二中间信号生成电路上一时刻输出的第二中间信号，G3为所述第三中间信号生成电路上一时刻输出的第三中间信号；在基准时钟信号下，所述第三中间信号、所述第二中间信号和所述第一中间信号的组合状态按照000、001、010、011、100、101和110的顺序周期变化。

根据本发明提供的一种七分频信号生成方法，所述基于包括第一触发器输入信号生成电路和第一触发器的第一中间信号生成电路，生成第一中间信号，具体包括：

基于所述第一触发器输入信号生成电路中的第一与非运算单元，对所述第一触发器和所述第二触发器的反相输出端在上一时刻输出的反向的第一中间信号和反向的第二中间信号进行与非运算，得到当前时刻的第一与非门输出信号；

基于所述第一触发器输入信号生成电路中的第二与非运算单元，对所述第一触发器和所述第三触发器的反相输出端在上一时刻输出的反向的第一中间信号和反向的第三中间信号进行与非运算，得到当前时刻的第二与非门输出信号；

基于所述第一触发器输入信号生成电路中的第三与非运算单元，对所述第一与非门输出信号和所述第二与非门输出信号进行与非运算，得到当前时刻的第一触发器输入信号；

基于当前时刻的第一触发器输入信号，利用所述第一触发器生成当前时刻的第一中间信号。

根据本发明提供的一种七分频信号生成方法，所述基于包括第二触发器输入信号生成电路和第二触发器的第二中间信号生成电路，生成第二中间信号，具体包括：

基于所述第二触发器输入信号生成电路中的或非运算单元，对所述第一触发器和所述第三触发器的同相输出端在上一时刻输出的第一中间信号和第三中间信号进行或非运算，得到或非门输出信号；

基于所述第二触发器输入信号生成电路中的第四与非运算单元，对所述或非门输出信号和所述第二触发器的同相输出端在上一时刻输出的第二中间信号进行与非运算，得到第四与非门输出信号；

基于所述第二触发器输入信号生成电路中的第五与非运算单元，对所述第一触发器的同相输出端在上一时刻输出的第一中间信号和所述第二触发器的反相输出端在上一时刻输出的反向的第二中间信号进行与非运算，得到第五与非门输出信号；

基于所述第二触发器输入信号生成电路中的第六与非运算单元，对所述第四与非门输出信号和所述第五与非门输出信号进行与非运算，得到当前时刻的第二触发器输入信号；

基于当前时刻的第二触发器输入信号，利用所述第二触发器生成当前时刻的第二中间信号。

根据本发明提供的一种七分频信号生成方法，所述基于包括第三触发器输入信号生成电路和第三触发器的第三中间信号生成电路，生成第三中间信号，具体包括：

基于所述第三触发器输入信号生成电路中的第七与非运算单元，对所述第一触发器和所述第二触发器的同相输出端在上一时刻输出的第一中间信号和第二中间信号进行与非运算，得到第七与非门输出信号；

基于所述第三触发器输入信号生成电路中的第八与非运算单元，对所述第二触发器的反相输出端在上一时刻输出的反向的第二中间信号和所述第三触发器的同相输出端在上一时刻输出的第三中间信号进行与非运算，得到第八与非门输出信号；

基于所述第三触发器输入信号生成电路中的第九与非运算单元，对所述第七与非门输出信号和所述第八与非门输出信号进行与非运算，得到当前时刻的第三触发器输入信号；

基于当前时刻的第三触发器输入信号，利用所述第三触发器生成当前时刻的第三中间信号。

根据本发明提供的一种七分频信号生成方法，所述基于包含第四触发器的七分频信号生成电路，利用反向的基准时钟信号将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号，并对第三中间信号和第三中间延迟信号进行或运算，得到七分频信号，具体包括：

基于所述七分频信号生成电路中的第一反相器对所述基准时钟信号进行反相，得到反向的基准时钟信号；

基于所述反向的基准时钟信号，利用所述第四触发器将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号；

基于所述七分频信号生成电路中的第二反相器对所述第三中间延迟信号进行反相，得到反向的第三中间延迟信号；

基于所述七分频信号生成电路中的第十与非运算单元对反向的第三中间信号和反向的第三中间延迟信号进行与非运算，得到七分频信号。

本发明提供的一种同步七分频电路和七分频信号生成方法，通过C1＝((G1！)&(G2！))+((G1！)&(G3！)),C2＝(G1&(G2！))+((G1！)&G2&(G3！))，C3＝(G1&G2)+((G2！)&G3)三个表达式的运算，再结合3个触发器，实现了G3G2G1组合状态的7位循环状态转换，然后利用1个触发器对G3信号进行位移，并结合G3进行简单的逻辑运算实现了50％占空比输出的七分频器，能在仅使用4个上升沿触发的D触发器的情况下实现占空比为50％的同步七分频电路，相比其他相同分频比的电路能节约3-4个触发器，且所需的触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的一种同步七分频电路的结构示意图；

图2是本发明提供的信号波形示意图；

图3是本发明提供的三个中间信号的组合状态的状态机示意图；

图4是本发明提供的七分频信号生成电路的结构示意图；

图5是本发明提供的七分频信号生成方法的流程示意图；

附图标记：

111：第一触发器输入信号生成电路；112：第一触发器；110：第一中间信号生成电路；121：第二触发器输入信号生成电路；122：第二触发器；120：第二中间信号生成电路；131：第三触发器输入信号生成电路；132：第三触发器；141：第四触发器；140：七分频信号生成电路；142：第一反相器；143：第二反相器；144：第十与非运算单元。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的一种同步七分频电路的结构示意图，如图1所示，该同步七分频电路包括：

由串联的第一触发器输入信号生成电路111和第一触发器112组成的第一中间信号生成电路110，用于生成第一中间信号G1；其中，第一触发器112为D触发器，第一触发器输入信号生成电路111的输出信号将输入至第一触发器112的D端以控制第一触发器输出的第一中间信号G1；

由串联的第二触发器输入信号生成电路121和第二触发器122组成的第二中间信号生成电路120，用于生成第二中间信号G2；其中，第二触发器122为D触发器，第二触发器输入信号生成电路121的输出信号将输入至第二触发器122的D端以控制第二触发器输出的第二中间信号G2；

由串联的第三触发器输入信号生成电路131和第三触发器132组成的第三中间信号生成电路130，用于生成第三中间信号G3；其中，第三触发器132为D触发器，第三触发器输入信号生成电路131的输出信号将输入至第三触发器132的D端以控制第三触发器输出的第三中间信号G3；

包含第四触发器141的七分频信号生成电路140，用于基于反向的基准时钟信号将上述第三中间信号延迟1/2个时钟周期(即半个基准时钟信号的时钟周期)，生成第三中间延迟信号G3X，并对第三中间信号G3和第三中间延迟信号G3X进行或运算，得到七分频信号。

具体而言，第一中间信号生成电路110中的第一触发器输入信号生成电路111用于执行以下逻辑运算：C1＝((G1！)&(G2！))+((G1！)&(G3！))，并将输出的第一触发器输入信号C1输入至第一触发器112的D端以控制其信号的翻转，从而得到第一触发器112输出的第一中间信号G1。第二中间信号生成电路120中的第二触发器输入信号生成电路121用于执行以下逻辑运算：C2＝(G1&(G2！))+((G1！)&G2&(G3！))，并将输出的第二触发器输入信号C2输入至第二触发器122的D端以控制其信号的翻转，从而得到第二触发器122输出的第二中间信号G2。第三中间信号生成电路130中的第三触发器输入信号生成电路131用于执行以下逻辑运算：C3＝(G1&G2)+((G2！)&G3)，并将输出的第三触发器输入信号C3输入至第三触发器132的D端以控制其信号的翻转，从而得到第三触发器132输出的第三中间信号G3。

需要说明的是，由于上述逻辑运算的可变换形式有多种，因此图1中的连线方式仅为示例，可以根据第一触发器输入信号生成电路111、第二触发器输入信号生成电路121和第三触发器输入信号生成电路131具体执行的逻辑运算式确定连线方式。

此处，G1为第一触发器上一时刻输出的第一中间信号，G2为第二触发器上一时刻输出的第二中间信号，G3为第三触发器上一时刻输出的第三中间信号，G1！则为G1的反向信号，G2！为G2的反向信号，G3！为G3的反向信号。其中，图1中第一触发器112的Q端为同相输出端，用于输出第一中间信号G1，而QB端为反相输出端，用于输出反向的第一中间信号G1！。第二触发器122和第三触发器132与此类似，后续不再赘述。在基准时钟信号的作用下，第三触发器132输出的第三中间信号G3、第二触发器122输出的第二中间信号G2以及第一触发器112输出的第一中间信号G1的波形如图2所示，可以看到，三个中间信号的组合状态G3G2G1的一个信号周期为7个基准时钟信号的时钟周期，且G3G2G1按照000、001、010、011、100、101和110的顺序周期变化。假设在第i个时钟周期时，G3G2G1维持在状态000，那么在第i+1个时钟周期，G3G2G1会转换为001，在第i+2个时钟周期，G3G2G1会转换为010。以此类推，在第i+6个时钟周期，G3G2G1会转换为110，而在第i+7个时钟周期时，G3G2G1会重新转换为000，完成一次循环。

其中，G3G2G1的状态机如图3所示，G3、G2和G1可以以任意的初始状态进入到第一触发器输入信号生成电路111、第二触发器输入信号生成电路121和第三触发器输入信号生成电路131后，第三触发器132、第二触发器122和第一触发器112输出的G3、G2和G1的组合状态都会在下一个时钟周期计入000、001、010、011、100、101和110的时序中，并在后续的时钟周期中在该时序中周期变换。例如，如图2所示，G3-G1的初始状态为111，但在下一时钟周期其组合状态转换为了100，从而进入到上述时序中。

随后，七分频信号生成电路140会对第三触发器132输出的第三中间信号G3进行处理，具体可以基于反向的基准时钟信号将该第三中间信号G3延迟1/2个时钟周期，生成第三中间延迟信号G3X，并对第三中间信号G3和第三中间延迟信号G3X进行或运算，得到七分频信号。其中，第三中间延迟信号G3X和七分频信号的波形如图2所示。

可见，本发明实施例提供的同步七分频电路，首先通过C1＝((G1！)&(G2！))+((G1！)&(G3！))，C2＝(G1&(G2！))+((G1！)&G2&(G3！))，C3＝(G1&G2)+((G2！)&G3)三个表达式的运算，再结合3个触发器，实现了G3G2G1组合状态的7位循环状态转换，然后利用1个触发器对G3信号进行位移，并结合G3进行简单的逻辑运算实现了50％占空比输出的七分频器，能在仅使用4个上升沿触发的D触发器的情况下实现占空比为50％的同步七分频电路，相比其他相同分频比的电路能节约3-4个触发器，且所需的触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。

基于上述实施例，考虑到逻辑运算电路中通常采用与非门、或非门等基础逻辑门电路，因此，针对第一触发器输入信号生成电路111，可以将其执行的逻辑运算转换为C1＝(((G1！&G2！)！)&((G3！&G1！)！))！，并在此基础上构建第一触发器输入信号生成电路111。具体而言，第一触发器输入信号生成电路111可以包括第一与非运算单元、第二与非运算单元和第三与非运算单元。其中，第一与非运算单元的输入端分别与第一触发器112和第二触发器122的反相输出端相连，用于执行运算(G1！&G2！)！；第二与非运算单元的输入端分别与第一触发器112和第三触发器132的反相输出端相连，用于执行运算(G1！&G3！)！；第三与非运算单元的输入端分别与第一与非运算单元和第二与非运算单元的输出端相连，用于执行运算(((G1！&G2！)！)&((G3！&G1！)！))！。第三与非运算单元的输出端与第一触发器112的D端相连，第一触发器112为D触发器，第一触发器112的时钟沿与基准时钟信号相连，且第一触发器112为上升沿触发。

针对第二触发器输入信号生成电路121，可以将其执行的逻辑运算转换为C2＝(((G2！&G1)！)&(((G3+G1)！&G2)！))！，并在此基础上构建第二触发器输入信号生成电路121。具体而言，第二触发器输入信号生成电路121可以包括或非运算单元、第四与非运算单元、第五与非运算单元和第六与非运算单元；其中，或非运算单元的输入端分别与第一触发器112和第三触发器132的同相输出端相连，用于执行运算(G3+G1)！；第四与非运算单元的输入端分别与或非运算单元的输出端和第二触发器122的同相输出端相连，用于执行运算((G3+G1)！&G2)！；第五与非运算单元的输入端分别与第一触发器112的同相输出端和第二触发器122的反相输出端相连，用于执行运算(G2！&G1)！；第六与非运算单元的输入端分别与第四与非运算单元和第五与非运算单元的输出端相连，用于执行运算(((G2！&G1)！)&(((G3+G1)！&G2)！))！。第六与非运算单元的输出端与第二触发器122的D端相连，第二触发器122为D触发器，第二触发器122的时钟沿与基准时钟信号相连，且第二触发器122为上升沿触发。

针对第三触发器输入信号生成电路131，可以将其执行的逻辑运算转换为C3＝(((G1&G2)！)&((G3&G2！)！))！，并在此基础上构建第三触发器输入信号生成电路131。具体而言，第三触发器输入信号生成电路131可以包括第七与非运算单元、第八与非运算单元和第九与非运算单元。其中，第七与非运算单元的输入端分别与第一触发器112和第二触发器122的同相输出端相连，用于执行运算(G1&G2)！；第八与非运算单元的输入端分别与第二触发器122的反相输出端和第三触发器132的同相输出端相连，用于执行运算(G3&G2！)！；第九与非运算单元的输入端分别与第七与非运算单元和第八与非运算单元的输出端相连，用于执行运算(((G1&G2)！)&((G3&G2！)！))！。第九与非运算单元的输出端与第三触发器132的D端相连，第三触发器132为D触发器，第三触发器132的时钟沿与基准时钟信号相连，且第三触发器132为上升沿触发。

基于上述任一实施例，如图4所示，七分频信号生成电路140包括第一反相器142、第四触发器141、第二反相器143和第十与非运算单元144；其中，基准时钟信号被输入至第一反相器142中进行反向，第一反相器142的输出端与第四触发器141的时钟沿相连；第四触发器141的D端与第三触发器132的同相输出端相连，第四触发器141的同相输出端与第二反相器143的输入端相连，第四触发器141为D触发器，第四触发器141为上升沿触发；第十与非运算单元144的输入端分别与第二反相器143的输出端和第三触发器132的反相输出端相连，第十与非运算单元144的输出端输出七分频信号。

下面对本发明提供的七分频信号生成方法进行描述，下文描述的七分频信号生成方法与上文描述的同步七分频电路可相互对应参照。

基于上述任一实施例，图5是本发明提供的七分频信号生成方法的流程示意图，如图5所示，该方法建立在上述实施例提供的同步七分频电路基础上，该方法包括：

步骤510，基于包括第一触发器输入信号生成电路和第一触发器的第一中间信号生成电路，生成第一中间信号；

步骤520，基于包括第二触发器输入信号生成电路和第二触发器的第二中间信号生成电路，生成第二中间信号；

步骤530，基于包括第三触发器输入信号生成电路和第三触发器的第三中间信号生成电路，生成第三中间信号；

步骤540，基于包含第四触发器的七分频信号生成电路，利用反向的基准时钟信号将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号，并对第三中间信号和第三中间延迟信号进行或运算，得到七分频信号；

其中，所述第一触发器输入信号生成电路用于执行运算((G1！)&(G2！))+((G1！)&(G3！))，所述第二触发器输入信号生成电路用于执行运算(G1&(G2！))+((G1！)&G2&(G3！))，所述第三触发器输入信号生成电路用于执行(G1&G2)+((G2！)&G3)，G1为所述第一中间信号生成电路上一时刻输出的第一中间信号，G2为所述第二中间信号生成电路上一时刻输出的第二中间信号，G3为所述第三中间信号生成电路上一时刻输出的第三中间信号；在基准时钟信号下，所述第三中间信号、所述第二中间信号和所述第一中间信号的组合状态按照000、001、010、011、100、101和110的顺序周期变化。

需要说明的是，步骤510、520、530是并列进行的。

基于上述任一实施例，所述基于包括第一触发器输入信号生成电路和第一触发器的第一中间信号生成电路，生成第一中间信号，具体包括：

基于所述第一触发器输入信号生成电路中的第一与非运算单元，对所述第一触发器和所述第二触发器的反相输出端在上一时刻输出的反向的第一中间信号和反向的第二中间信号进行与非运算，得到当前时刻的第一与非门输出信号；

基于所述第一触发器输入信号生成电路中的第二与非运算单元，对所述第一触发器和所述第三触发器的反相输出端在上一时刻输出的反向的第一中间信号和反向的第三中间信号进行与非运算，得到当前时刻的第二与非门输出信号；

基于所述第一触发器输入信号生成电路中的第三与非运算单元，对所述第一与非门输出信号和所述第二与非门输出信号进行与非运算，得到当前时刻的第一触发器输入信号；

基于当前时刻的第一触发器输入信号，利用所述第一触发器生成当前时刻的第一中间信号。

基于上述任一实施例，所述基于包括第二触发器输入信号生成电路和第二触发器的第二中间信号生成电路，生成第二中间信号，具体包括：

基于所述第二触发器输入信号生成电路中的或非运算单元，对所述第一触发器和所述第三触发器的同相输出端在上一时刻输出的第一中间信号和第三中间信号进行或非运算，得到或非门输出信号；

基于所述第二触发器输入信号生成电路中的第四与非运算单元，对所述或非门输出信号和所述第二触发器的同相输出端在上一时刻输出的第二中间信号进行与非运算，得到第四与非门输出信号；

基于所述第二触发器输入信号生成电路中的第五与非运算单元，对所述第一触发器的同相输出端在上一时刻输出的第一中间信号和所述第二触发器的反相输出端在上一时刻输出的反向的第二中间信号进行与非运算，得到第五与非门输出信号；

基于所述第二触发器输入信号生成电路中的第六与非运算单元，对所述第四与非门输出信号和所述第五与非门输出信号进行与非运算，得到当前时刻的第二触发器输入信号；

基于当前时刻的第二触发器输入信号，利用所述第二触发器生成当前时刻的第二中间信号。

基于上述任一实施例，所述基于包括第三触发器输入信号生成电路和第三触发器的第三中间信号生成电路，生成第三中间信号，具体包括：

基于所述第三触发器输入信号生成电路中的第七与非运算单元，对所述第一触发器和所述第二触发器的同相输出端在上一时刻输出的第一中间信号和第二中间信号进行与非运算，得到第七与非门输出信号；

基于所述第三触发器输入信号生成电路中的第八与非运算单元，对所述第二触发器的反相输出端在上一时刻输出的反向的第二中间信号和所述第三触发器的同相输出端在上一时刻输出的第三中间信号进行与非运算，得到第八与非门输出信号；

基于所述第三触发器输入信号生成电路中的第九与非运算单元，对所述第七与非门输出信号和所述第八与非门输出信号进行与非运算，得到当前时刻的第三触发器输入信号；

基于当前时刻的第三触发器输入信号，利用所述第三触发器生成当前时刻的第三中间信号。

基于上述任一实施例，所述基于包含第四触发器的七分频信号生成电路，利用反向的基准时钟信号将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号，并对第三中间信号和第三中间延迟信号进行或运算，得到七分频信号，具体包括：

基于所述七分频信号生成电路中的第一反相器对所述基准时钟信号进行反相，得到反向的基准时钟信号；

基于所述反向的基准时钟信号，利用所述第四触发器将所述第三中间信号延迟1/2个时钟周期，生成第三中间延迟信号；

基于所述七分频信号生成电路中的第二反相器对所述第三中间延迟信号进行反相，得到反向的第三中间延迟信号；

基于所述七分频信号生成电路中的第十与非运算单元对反向的第三中间信号和反向的第三中间延迟信号进行与非运算，得到七分频信号。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。