图像传感器及其形成方法

技术领域

本申请的实施例涉及图像传感器及其形成方法。

背景技术

带有图像传感器的集成电路(IC)被广泛应用于现代电子设备，例如，诸如照相机、手机等。图像传感器的类型例如包括互补金属氧化物半导体(CMOS)图像传感器和电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于功耗低、体积小、数据处理速度快、数据直接输出和制造成本低而日益受到青睐。

发明内容

根据本申请的实施例的一个方面，提供了一种图像传感器，包括：第一集成电路芯片，包括第一衬底；第二集成电路芯片，与第一集成电路芯片堆叠；以及像素传感器，跨越第一集成电路芯片和第二集成电路芯片，其中，像素传感器包括第一集成电路芯片中的第一晶体管和光电检测器，并且还包括第二集成电路芯片中的多个第二晶体管；其中，光电检测器位于第一衬底中，并且第一晶体管位于第一衬底的前侧上，并且其中第一集成电路芯片在光电检测器处没有延伸到前侧的浅沟槽隔离结构。

根据本申请的实施例的另一个方面，提供了一种图像传感器，包括：第一半导体衬底；第一光电检测器和第二光电检测器，在第一半导体衬底中邻接；第一晶体管，在第一半导体衬底的前侧表面上邻接第一光电检测器，其中第一晶体管在第一半导体衬底中具有源极区或漏极区；第二半导体衬底；以及多个第二晶体管，位于第二半导体衬底上；其中，第一光电检测器以及第一晶体管和第二晶体管形成像素传感器，并且其中，前侧表面从第一光电检测器到第二光电检测器连续地与源极区或漏极区的顶部齐平。

根据本申请的实施例的又一个方面，提供了一种用于形成图像传感器的方法，包括形成第一集成电路芯片。形成第一集成电路芯片包括：在第一衬底中形成光电检测器；在第一衬底上邻近光电检测器形成第一晶体管，其中光电检测器和第一晶体管形成第一像素传感器部分。方法还包括形成第二集成电路芯片。形成第二集成电路芯片包括：在第二衬底上形成多个第二晶体管，其中第二晶体管形成第二像素传感器部分。方法还包括：将第一集成电路芯片和第二集成电路芯片接合在一起，使得第一像素传感器部分和第二像素传感器部分堆叠并电耦接在一起以形成像素传感器。其中，第一晶体管位于第一衬底的半导体表面上，并且其中第一集成电路芯片在光电检测器处没有延伸到半导体表面中的浅沟槽隔离结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了一些实施例的堆叠图像传感器的示意图，其中第一集成电路(IC)芯片容纳光电检测器并且在光电检测器处没有浅沟槽隔离(STI)结构。

图2示出了图1的第一IC芯片的一些实施例的另一截面图。

图3示出了图1的第一IC芯片的一些实施例的俯视布局图。

图4A-图4F示出了图1的第一IC芯片的一些替代实施例的截面图。

图5示出了图1的第二IC芯片的一些实施例的截面图。

图6示出了图5的第二IC芯片的一些实施例的俯视布局图。

图7示出了图1的堆叠图像传感器的一些实施例的截面图，其中第二IC芯片通过截面图示出。

图8示出了图1的堆叠图像传感器的一些实施例的电路图。

图9示出了图1的堆叠图像传感器的一些替代实施例的电路图。

图10示出了图1的堆叠图像传感器的一些替代实施例的示意图，其中像素传感器包括多个光电检测器和多个第一晶体管。

图11示出了图10的第一IC芯片的一些实施例的俯视布局图。

图12示出了图10的堆叠图像传感器的一些实施例的截面图，其中第二IC芯片通过截面图示出。

图13示出了图10的堆叠图像传感器的一些实施例的电路图

图14示出了图10的堆叠图像传感器的一些替代实施例的电路图。

图15A-图15D示出了堆叠图像传感器的一些实施例的框图，其中堆叠图像传感器包括三个IC芯片并且其中容纳光侦测器的IC芯片没有浅沟槽隔离结构。

图16A和图16B示出了图15A-图15D的堆叠图像传感器的一些替代实施例的框图。

图17示出了图15A-图15D的堆叠图像传感器的第一IC芯片的一些实施例的俯视布局图。

图18示出了图15A-图15D的堆叠图像传感器的一些实施例的截面图。

图19示出了图18的像素传感器的一些实施例的电路图。

图20示出了图18的像素传感器的一些替代实施例的电路图。

图21示出了图15A-图15D的堆叠图像传感器的第一IC芯片的一些替代实施例的俯视布局图。

图22示出了图15A-图15D的图像传感器的一些替代实施例的截面图。

图23示出了图22的像素传感器的一些实施例的电路图。

图24示出了图22的像素传感器的一些替代实施例的电路图。

图25-图37示出了用于图像传感器的方法的一些实施例的一系列截面图，图像传感器在容纳像素传感器的光电检测器的第一IC芯片处没有STI结构。

图38示出了图25-图37的方法的一些实施例的框图。

具体实施方式

以下公开内容提供了许多用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。

堆叠互补金属氧化物半导体(CMOS)图像传感器可以包括堆叠的第一集成电路(IC)芯片和第二IC芯片。第一IC芯片容纳以栅格图案重复的像素传感器，第二IC芯片容纳专用IC(ASIC)，ASIC在像素传感器的每个重复处电耦接到像素传感器。像素传感器包括定位于第一IC芯片的光电检测器和多个晶体管。光电检测器被配置为响应于入射辐射而累积电荷。晶体管形成像素电路，该像素电路被配置为有助于读出累积电荷。

半导体制造业不断寻求按比例缩小图像传感器的规模，以实现更低的制造成本、更高的器件集成密度、更高速度、更好的性能等。然而，像素传感器的晶体管限制了像素传感器的按比例缩小。因此，堆叠CMOS图像传感器可替代地包括第一IC芯片、第二IC芯片和第三IC芯片，以便于进一步按比例缩小。像素传感器分为第一和第二IC芯片、和容纳ASIC的第三IC芯片。像素传感器的光电检测器和传输晶体管位于第一IC芯片上，像素传感器的其余晶体管位于第二IC芯片上。

两芯片和三芯片堆叠CMOS图像传感器都具有浅沟槽隔离(STI)结构，以将像素传感器的晶体管彼此隔离。然而，STI结构形成期间的衬底蚀刻可能对其中布置有光电检测器的衬底造成晶体损伤。这种晶体损伤可能导致降低光电检测器性能的泄漏/暗电流，从而可以在STI结构周围形成掺杂阱。掺杂阱钝化晶体损伤以抑制泄漏/暗电流。然而，为了充分抑制泄漏/暗电流，掺杂阱具有大的宽度。因此，掺杂阱可以显著减小光电检测器的尺寸，从而限制图像传感器的缩小。

本公开的各种实施例针对具有增强的按比例缩小的堆叠CMOS图像传感器。已经认识到，至少对于上述三芯片堆叠CMOS图像传感器，可以从第一IC芯片中省略STI结构，而不会对图像传感器产生任何显著的性能降低。通过省略第一IC芯片处的STI结构，掺杂隔离区可以具有小的宽度，因此可以消耗较少的光电检测器面积。这反过来又允许在第一IC芯片处增强像素传感器的按比例缩小。此外，由于光电检测器相对较大，并且位于第一IC芯片处，但不位于第二IC芯片处，因此第一IC芯片处的像素传感器的部分可能限制像素传感器的按比例缩小。因此，按比例缩小第一IC芯片处的像素传感器可以具有按比例缩小整个像素传感器的效果。

参考图1，提供了堆叠CMOS图像传感器的一些实施例的示意图100，其中第一IC芯片102a容纳光电检测器104，并且光电检测器104处没有STI结构。如下文更详细地解释的，省略光电检测器104处的STI结构允许增强包括光电检测器104的像素传感器106的按比例缩小。

堆叠CMOS图像传感器包括第一IC芯片102a和第二IC芯片102b。第一IC芯片102a和第二IC芯片102b堆叠，像素传感器106散布在第一IC芯片102a和第二芯片102b上。像素传感器106包括位于第一IC芯片102a处的光电检测器104和第一晶体管108，并且还包括位于第二IC芯片102b处的多个第二晶体管110。像素传感器106例如可以是四晶体管(4T)CMOS有源像素传感器(APS)等。

光电检测器104位于第一半导体衬底112中，并且被配置为响应于入射辐射而累积电荷。光电检测器104例如可以是PIN二极管等。第一晶体管108位于第一半导体衬底112的前侧112fs上并且部分地由第一半导体衬底112的前侧112fs限定。此外，第一晶体管108对应于传输晶体管114，并且被配置为将电荷从光电检测器104传输到浮置扩散节点FD。第二晶体管110被配置为通过与传输晶体管114合作来促进光电检测器104的读出。

隔离结构围绕光电检测器104以提供电隔离，例如像素间电隔离。隔离结构包括浅阱116、深阱118和深沟槽隔离(DTI)结构120。浅阱116和深阱118对应于第一半导体衬底112中的掺杂区并具有柱状轮廓。然而，在替代实施例中，其他合适的轮廓是可接受的。此外，浅阱116和深阱118共享共同的掺杂类型，但具有不同的掺杂分布和/或浓度。浅阱116和深阱118的侧壁形成PN结，这导致耗尽区将像素传感器106与任何相邻像素传感器和/或结构电隔离。

DTI结构120是或包括介电材料，并从第一半导体衬底112的背侧112bs延伸到深阱118中。此外，DTI结构120仅部分地延伸穿过第一半导体衬底112。例如，介电材料可以是或包括高k介电材料、一些其他合适的介电材料或上述材料的任何组合。在替代实施例中，DTI结构120具有不同的高度。在一些实施例中，浅阱116的高度随着DTI结构120的高度增加而减小。

如上所述，图像传感器在光电检测器104处没有STI结构。STI结构可以例如对应于延伸到第一半导体衬底112的前侧112fs中的氧化硅等的介电结构，以在第一半导体衬底110的区域之间提供电隔离。已经认识到，没有任何STI结构的隔离结构足以为第一IC芯片102a处的像素传感器106的部分提供电隔离，而没有任何显著的性能降低。如上所述，隔离结构包括浅阱116、深阱118和DTI结构120。

如果STI结构延伸到第一半导体衬底112的前侧112fs，则STI结构形成期间的衬底蚀刻将导致晶体损伤。这种晶体损伤会导致泄漏/暗电流，从而降低图像传感器的性能。浅阱116可以形成在STI结构周围，以抑制STI结构处的泄漏/暗电流。然而，浅阱116将具有更大的宽度以充分抑制泄漏/暗电流。该较大的宽度将减小光电检测器104的尺寸，从而限制按比例缩小。

通过省略STI结构，浅阱116可以具有较小的宽度，因此可以消耗较少的光电检测器104面积。这扩大了光电检测器104的全阱容量(FWC，full well capacity)，并增强了来自光电检测器104中的电荷转移，这允许在第一IC芯片102a处增强像素传感器106的按比例缩小。

由于光电检测器104相对较大并且位于第一IC芯片102a处，但不位于第二IC芯片102b处，因此像素传感器106在第一IC芯片101a处的部分可能会限制像素传感器106的按比例缩小。因此，按比例缩小第一IC芯片102a处的像素传感器106可以具有按比例缩小整个像素传感器106的效果。此外，像素传感器106在第二IC芯片102b处的部分可以具有过剩的空间。由于第二IC芯片102b处的空间过剩，可以在第二IC芯片102b处使用STI结构，而不限制像素传感器106的按比例缩小。这导致在第二IC芯片102b处增强的电隔离。

继续参考图1，第一半导体衬底112包括形成光电检测器104的多个掺杂区。掺杂区包括位于第一半导体衬底112的背侧112bs处的第一掺杂区122，并且还包括在第一衬底112的前侧112fs处的位于第一掺杂区122之上的第二掺杂区124和第三掺杂区126。

第一掺杂区122和第二掺杂区124共享第一掺杂类型，并且第三掺杂区126与浅阱116和深阱118共享第二掺杂类型。第一和第二掺杂类型相反。例如，第一掺杂类型可以是n型，第二掺杂类型可以是p型，反之亦然。第三掺杂区126通过第二掺杂区124与第一掺杂区122分离，并且第一半导体衬底112的块体(bulk)区112bk围绕第二掺杂区124和第三掺杂区126。在一些实施例中，块体区112bk具有第二掺杂类型或者是未掺杂的。

浮置扩散节点FD位于第一半导体衬底112的块体区112bk中，并且对应于第一半导体衬底的掺杂区。此外，浮置扩散节点FD具有第一掺杂类型。因此，浮置扩散节点FD与第一掺杂区122和第二掺杂区124共享掺杂类型。

在光电检测器104的操作期间，响应于入射辐射，在第一掺杂区122和第二掺杂区124中累积电荷。在一些实施例中，光电检测器104在电荷累积期间被反向偏置。此外，在传输晶体管114的操作期间，传输晶体管114选择性地将光电检测器104处的累积电荷转移到浮置扩散节点FD。

传输晶体管114由传输信号TX选通，并且包括第一栅电极128、第一栅极介电层130、第一侧壁间隔件132和一对第一源极/漏极区。第一栅电极128和第一栅极介电层130形成栅极堆叠件，其中第一栅电极128与第一半导体衬底112通过第一栅极介电层130分离。第一侧壁间隔件132位于栅极堆叠件的侧壁上。第一源极/漏极区中的一个由浮置扩散节点FD形成，并且第一源极/漏极区中的另一个由第一掺杂区122和第二掺杂区124共同形成。取决于上下文，源极/漏极区可单独地或共同地指代源极或漏极。

第二晶体管110包括复位晶体管134、源极跟随器晶体管136和选择晶体管138。复位晶体管134由复位信号RST选通，并且从浮置扩散节点FD电耦接到施加复位电压Vrst的端子。复位晶体管134被配置为通过将浮置扩散节点FD电耦接到复位电压Vrst来将浮置扩散节点FD复位到复位电压Vst。此外，当传输晶体管114处于导通状态时，复位晶体管134的这种电耦接也可以将光电检测器104复位到钉扎电压，或者可以以其他方式将光电检测器104复位到已知状态。

源极跟随器晶体管136由浮置扩散节点FD处的电荷选通，选择晶体管138由选择信号SEL选通。此外，源极跟随器晶体管136和选择晶体管138从施加电源电压VDD的端子到输出端子OUT串联电耦接。源极跟随器晶体管136被配置为缓冲和放大浮置扩散节点FD处的电压。选择晶体管138被配置为选择性地将缓冲和放大的电压从源极跟随器晶体管136传递到输出端子OUT。

在一些实施例中，第一和第二晶体管108、110是金属氧化物半导体场效应晶体管(MOSFET)、鳍式场效应晶体管(FinFET)、全环栅场效应晶体管(GAA FET)和纳米片场效应晶体管等、或前述的任何组合。在一些实施例中，第一半导体衬底112是或包括硅、锗等或前述的任何组合的块体衬底、绝缘体上硅(SOI)衬底或一些其他合适类型的半导体衬底。

在一些实施例中，由于STI结构的省略，图像传感器可以具有较小的像素节距。这样的小像素节距可以例如是小于约0.7微米、约0.5微米等的像素节距，和/或可以例如是约0.5-0.7微米等的像素节距。

在一些实施例中，由于省略了STI结构，所以第一半导体衬底112的顶面从浅阱116的第一侧壁到浅阱116与第一侧壁相对的第二侧壁具有连续的平面或平坦轮廓，或基本平面或平坦的轮廓。例如，基本上平面或平坦的轮廓可以具有在平均高度的10％、5％、1％或一些其他合适百分比内的最高高度和最低高度。此外，在一些实施例中，由于省略了STI结构，第一半导体衬底112的顶面从第一侧壁到第二侧壁连续地与第一半导体衬底的掺杂区(例如，掺杂区的顶部)齐平。在至少一些这样的实施例中，顶面处于从第一侧壁到第二侧壁连续的共同高度。掺杂区例如可以是浮置扩散节点FD、第三掺杂区126、一些其他合适的区域或前述的任意组合。例如，公同高度可以是第一栅极介电层130或第一侧壁间隔件132直接接触第一半导体衬底112的高度。

在一些实施例中，第一侧壁面向光电检测器104，并且第二侧壁背向光电检测器。在这样的实施例中，第一和第二侧壁位于像素传感器106的共同侧上。在其他实施例中，第一侧壁在第一方向上背向光电检测器104，第二侧壁在与第一方向相反的第二方向上背向光电检测器104。在这样的其他实施例中，第一和第二侧壁位于像素传感器106的相对侧上。

在一些实施例中，由于省略了STI结构，所以第一半导体衬底112在垂直方向上从DTI结构120到掺杂区(例如，掺杂区的顶部)的高度水平是线性连续的。如上所述，掺杂区可以例如是浮置扩散节点FD、第三掺杂区126或上述的任意组合。此外，在一些实施例中，由于省略，第一半导体衬底112在垂直方向上从DTI结构120到第一栅极介电层130或第一侧壁间隔件132直接接触第一半导体衬底112的高度是线性连续的。垂直方向可以例如与第一半导体衬底112的顶面或底面正交，与第一栅电极128的顶面或底面正交等。

在一些实施例中，由于省略了STI结构，浅阱116和深阱118共享共同宽度。在一些这样的实施例中，共同宽度位于浅阱116和深阱118直接接触的界面处。如果存在STI结构，则浅阱116的宽度将大于深阱118的宽度，以抑制STI结构处的泄漏/暗电流。

在一些实施例中，无论是在像素传感器106处和/或光电检测器104处，都在整个第一半导体衬底112上省略STI结构。在至少一些这样的实施例中，第一半导体衬底112在前侧112fs处的表面(例如，前侧表面)可以具有横跨整个第一半导体衬底110的平面或平坦轮廓，或者基本上平面或平坦的轮廓。例如，基本上平面或平坦的轮廓可以具有在平均高度的10％、5％、1％等范围内的最高高度和最低高度。

如图1所示，第一IC芯片102a通过截面示出。图2示出了第一IC芯片102a的一些实施例的另一截面图200，其中浮置扩散节点FD位于截面图200的外部。

参考图3，提供了图1的第一IC芯片102a的一些实施例的俯视布局图300。图1中第一IC芯片102a的示出部分对应于沿图3中的线A-A’截取的截面图。此外，图2的截面图200可以沿着图3中的线B-B’截取。

浅阱116在光电检测器104周围的封闭环形路径中延伸，以将光电检测器104与任何其他光电检测器和/或结构分离。此外，第一栅电极128和浮置扩散节点FD位于光电检测器104的对角相对的角处。在替代实施例中，浅阱116具有一些其他合适的形状，和/或第一栅电极128、浮置扩散节点FD和光电检测器104的相对位置不同。

如图1所示，第一IC芯片102a通过截面示出。图4A-图4F示出了可以替代图1中的第一IC芯片102的实施例的第一IC芯片102a的一些替代实施例的截面图400A-400F。

在图4A中，第一栅电极128具有突出到第一半导体衬底112中的突起128p。

在图4B中，DTI结构120完全延伸穿过第一半导体衬底112。在图4C中，DTI结构120如图4B所示，除了进一步省略了浅阱116。

在图4D中，DTI结构120延伸到第一半导体衬底112的前侧112fs中，而不是像前面的实施例中那样延伸到第一衬底112的背侧112bs中。这通过DTI结构120从前侧112fs到背侧112bs的宽度减小来示出。在图4E中，DTI结构120如图4D所示，除了DTI结构12完全延伸穿过第一半导体衬底112。在图4F中，DTI结构120与图4E相同，除了进一步省略了浅阱116。

如图1所示，第二IC芯片102b由电路图示出。图5示出了复位和选择晶体管134、138处的第二IC芯片102b的一些实施例的截面图500。包括复位和选择晶体管134、138的第二晶体管110位于第二半导体衬底502的前侧502fs上，并且通过STI结构504彼此分离。STI结构504延伸到前侧502fs中，并且是或包括氧化硅和/或一些其他合适的介电材料。相反，第一IC芯片102a没有如上描述的STI结构。

在一些实施例中，直接位于复位晶体管134和选择晶体管138之间的STI结构504的宽度W

第二半导体衬底502包括浅阱506和深阱508。浅阱506位于第二半导体衬底502的前侧502fs处，并且深阱508在第二半导体衬底502的与前侧502fs相对的背侧502bs处位于浅阱506之下。浅阱506和深阱508共享掺杂类型，但具有不同的掺杂浓度和/或分布。例如，浅阱506和深阱508可以是n型或p型。此外，深阱508通过浅阱506与STI结构504隔开。第二半导体衬底502是或包括硅、锗等或前述的任何组合的块体衬底、SOI衬底或一些其他合适类型的半导体衬底。

第二晶体管110包括单独的第二栅电极510、单独的第二栅极介电层512、单独的第二侧壁间隔件514和单独的第二源极/漏极区516的对。第二栅电极510分别与第二栅极介电层512堆叠，并且第二栅极介电层512将第二栅电极510与第二半导体衬底502分离。

第二源极/漏极区516位于第二半导体衬底502中，并且每个第二栅电极510位于第二源极/漏极区的相应对之间。第二源极/漏极区516对应于第二半导体衬底502的掺杂区。此外，第二源极/漏极区516具有与浅阱506相反的掺杂类型。例如，第二源极/漏极区516可以是n型，而浅阱506可以是p型，反之亦然。取决于上下文，源极/漏极区可以单独地或共同地而指代源极或漏极。

参考图6，提供了图5的第二IC芯片的一些实施例的俯视布局图600。例如，图5的截面图500可以沿着C-C’线截取。包括复位晶体管、源极跟随器晶体管和选择晶体管134-138的第二晶体管110通过STI结构504彼此分离。STI结构504在单独围绕第二晶体管110的闭合路径中延伸。

参考图7，提供了图1的图像传感器的一些实施例的截面图700，其中第二IC芯片102b通过截面示出。例如，第二IC芯片102b的截面图可以对应于图5的截面图500。此外，第一芯片102a和第二IC芯片102b通过相应的互连结构电耦接在一起。

第一IC芯片102a包括在第一半导体衬底112下方、位于第一半导体衬底112的前侧的第一互连结构702。此外，第一互连结构702电耦接到第一晶体管108。第二IC芯片102b位于第一IC芯片102a之下，并包括第二互连结构704。第二互连结构704在第二半导体衬底502的前侧上，在第二半导体衬底502之上。此外，第二半导体衬底502电耦接到第二晶体管110。

第一互连结构702和第二互连结构704包括位于对应互连介电层710中的多个导线706和多个通孔708。导线706和通孔708是导电的，并且分别分组为交替堆叠以限定导电路径的多个导线层级和多个通孔层级。在一些实施例中，导线706和通孔708是或包括铜、铝、钽、钛等、或前述的任何组合。

第一接合结构712位于第一IC芯片102a和第二IC芯片102b之间，并且有助于在第一接合界面714处将第一IC芯片102a和第二集成电路芯片102b接合在一起。例如，这种接合可以包括在第一接合界面714处的金属对金属接合和电介质对电介质接合的组合。

第一接合结构712包括多个接合介电层716、多个接合焊盘718和多个接合通孔720。接合介电层716独立于第一芯片102a和第二IC芯片102b，并且在第一接合界面714处直接接触。类似地，接合焊盘718独立于第一芯片102a和第二IC芯片102b，并且在第一接合界面714处直接接触。此外，接合焊盘718分别插入接合介电层716中。接合通孔720分别位于接合介电层716中，并且从接合焊盘718分别延伸到第一互连结构702和第二互连结构704。接合焊盘718和接合通孔720是导电的。例如，接合焊盘718和接合通孔720例如可以是或包括铜、铝、钽、钛等、或前述的任何组合。

背侧钝化层722、多个滤色器724和多个微透镜726在第一半导体衬底112的背侧之上。背侧钝化层722是电介质并且对辐射是透明的。滤色器724在背侧钝化层722之上，微透镜726分别在滤色器722之上。每个滤色器724被配置为透射第一颜色波长，同时阻挡第二颜色波长。每个微透镜726被配置为将入射辐射聚焦在相应的光电检测器(例如，光电检测器104)上以增强量子效率。

栅格结构728将微透镜726彼此分离，并反射入射到栅格结构的侧壁上的辐射，以提高量子效率。格栅结构728例如可以是或包括金属、介电材料等、或前述的任何组合。

参考图8，提供了图1的图像传感器的一些实施例的电路图800。第二IC芯片102b处的电路图800的部分如图1所示。关于第一IC芯片102a处的电路图800的部分，光电检测器104的阴极电耦接到传输晶体管114的源极/漏极区。此外，光电检测器104的阳极电耦接到施加地802的端子。例如，阳极可以由图7中的块体区112bk、浅阱116、深阱118、第三掺杂区126等、或者上述任意组合形成。例如，阴极可以由图7中的第一掺杂区122和第二掺杂区124等形成。

在一些实施例中，像素传感器106在第一IC芯片102a中只有一个晶体管(例如，第一晶体管108)，而在第二IC芯片102b中只有三个或更多晶体管(例如，第二晶体管110)。在其它实施例中，像素传感器106在第一IC芯片102a中具有一些其它合适数量的晶体管和/或在第二IC芯片102b中具有一些其他合适数量的晶体管。

参考图9，提供了图1的图像传感器的一些替代实施例的电路图900。电路图900与图8的电路图800相同，除了像素传感器106还包括位于第二IC芯片102b处的补充像素电路902。补充像素电路902电耦接在选择晶体管138和像素传感器106的输出端子OUT之间。此外，补充像素电路902由晶体管等形成。补充像素电路902被配置为在将来自选择晶体管138的信号传递到输出端子OUT之前对其执行附加处理。这种附加处理可以例如包括噪声滤波等。

由于光电检测器104相对较大，且位于第一IC芯片102a处，但不位于第二IC芯片102b处，因此像素传感器106在第一IC芯片102a处的部分可能会限制像素传感器106的按比例缩小。因此，像素传感器106在第二IC芯片102b处的部分可以具有自由空间，使得能够在不放大像素传感器106的情况下将补充像素电路902集成到像素传感器106中。

参考图10，提供了图1的图像传感器的一些替代实施例的示意图1000，其中像素传感器106包括多个光电检测器104和多个第一晶体管108。光电检测器104与第一晶体管108一一对应，并且光电检测器-晶体管对形成布置在浮置扩散节点FD周围的子像素。此外，第一晶体管108中的每个是共享浮置扩散节点FD的传输晶体管114，并且被配置为将累积的电荷从对应的光电检测器104传输到浮置扩散节点FD。对于每个光电检测器-晶体管对，光电检测器104和传输晶体管114与图1中描述的对应物相同。

参考图11，提供了图10的第一IC芯片102a的一些实施例的俯视布局图1100。图10中第一IC芯片102a的示出部分对应于沿图11中的线D-D’截取的截面图。像素传感器106被划分为象限。象限围绕浮置扩散节点FD布置，每个象限包括如关于图10所描述的子像素。在替代实施例中，像素传感器106可以具有更多或更少的子像素。如上所述，子像素对应于光电检测器-晶体管对。

虽然图2是针对图1中的图像传感器的实施例进行描述的，但图2可能还与图10中的图像传感器的实施例相对应。因此，图2的截面图200可以沿着图11中的线E-E’截取。此外，虽然图4A-图4F描述了图1中的图像传感器的实施例的变化，但是这些变化还可以应用于图10中的图像检测器的实施例。

参考图12，提供了图10的图像传感器的一些实施例的截面图1200，其中第二IC芯片102b通过截面示出。例如，第二IC芯片102b的截面图可以对应于图5的截面图500。第一IC芯片102a和第二IC芯片102b通过第一互连结构702和第二互连结构704以及第一接合结构712电耦接在一起。此外，背侧钝化层722、滤色器724、微透镜726和栅格结构728在第一IC芯片102a之上。

参考图13，提供了图10的图像传感器的一些实施例的电路图1300。第二IC芯片102b处的电路图1300的部分如关于图1和图10所描述的。对于第一IC芯片102a处的电路图1300的部分，像素传感器106包括多个光电检测器104和多个第一晶体管108。光电检测器104与第一晶体管108一一对应。此外，光电检测器-晶体管对形成共享浮置扩散节点FD的子像素，并且每个光电检测器-晶体管对耦接到浮置扩散节点FD，如关于图8所描述的。

在一些实施例中，像素传感器106在第一IC芯片102a中具有的晶体管总数与像素传感器106在第一IC芯片102a中具有的光电检测器总数相同。例如，像素传感器106可以在第一IC芯片102a中只具有四个晶体管(例如，第一晶体管108)，并且在第一IC芯片102a中只具有四个光电检测器(例如，光电检测器104)。在一些实施例中，像素传感器106在第二IC芯片102b中只具有三个或更多个晶体管(例如，第二晶体管110)。

参考图14，提供了图10的图像传感器的一些替代实施例的电路图1400。电路图1400与图13的电路图1300相同，除了像素传感器106还包括在第二IC芯片102b处的补充像素电路902。补充像素电路902电耦接在选择晶体管138和像素传感器106的输出端子OUT之间。此外，补充像素电路902是如关于图9所描述的。

参考图15A-图15D，提供了图像传感器的一些实施例的框图1500A-1500D，其中图像传感器包括第一IC芯片102a、第二IC芯片102b和第三IC芯片102c。图15A示出了图像传感器的分解框图1500A，而图15B-图15D分别示出了第一、第二和第三IC芯片102a-102c的框图1500B-1500D。

第一IC芯片102a在第二IC芯片102b之上，像素阵列1502横跨第一和第二IC芯片102a、102b。像素阵列1502包括布置成多行和多列的多个像素传感器106。例如，像素阵列1502可以具有三行和七列。在一些实施例中，像素传感器106的节距P小于0.7微米、0.5微米等，和/或为约0.5-0.7微米、约0.3-0.5微米等。像素传感器106中的每个如关于图1-图3、图4A-图4F和图5-图14中的任何一个或组合所示和所描述的。因此，第一IC芯片102a在像素传感器106处没有STI结构以增强像素传感器106的按比例缩小，而第二IC芯片102b具有STI结构以增强晶体管之间的电隔离。

第三IC芯片102c位于第二IC芯片102b之下，并且容纳用于图像信号处理(ISP)的专用集成电路(ASIC)1504。例如，ASIC 1504可以包括行电路1506、列电路1508、模数转换器(ADC)1510、控制器电路1512、数-模电路(DAC)1514、一些其他合适的电路1516等、或前述的任意组合。此外，ASIC 1504可以例如由逻辑器件形成，逻辑器件包括输入/输出(I/O)器件、核心器件等、或前述的任何组合。

多个焊盘1518彼此间隔开，并沿着第一IC芯片102a的外围以环形图案围绕像素阵列1502。焊盘1518是导电的，并且从图像传感器外部提供到像素阵列1502和ASIC 1504的电耦接。从焊盘1518到像素阵列1502和ASIC 1504的电耦接可以例如通过衬底贯通孔(TSV)、互连结构、接合结构等实现，其示例将在下文中讨论。

参考图16A和图16B，提供了图15A-图15D的图像传感器的一些替代实施例的框图1600A、1600B，其中ASIC 1504跨第二和第三IC芯片102b、102c分布。图16A和图16B对应于图15A-图15D中的第二和第三IC芯片102b、102c的替代方案。在这些替代实施例中，第一IC芯片102a保持不变。

列电路1508位于第二IC芯片102b处而不是第三IC芯片102c处。在替代实施例中，行电路1506、控制器电路1512等中的一个或多个或前述的任何组合可以附加地或替代地位于第二IC芯片102b处，而不是位于第三IC芯片102c处。ASIC 1504跨第二和第三IC芯片102b、102c分布允许使用第二IC芯片102b上未使用的空间，并允许图像传感器具有更多电路。例如，图像传感器可以在第三IC芯片102c处包括另一电路1602。

参考图17，提供了图15A-图15D的第一IC芯片102a的一些实施例的俯视布局图1700。俯视布局视图1700对应于图15A-图15D的像素阵列1502的2×2子阵列，其中每个像素传感器具有如图3所示和所描述的俯视布局。浅阱116具有单独地围绕每个光电检测器104的栅格状图案。

参考图18，提供了图15A-图15D的图像传感器的一些实施例的截面图1800。例如，截面图1800可以沿着图17中的线F-F’截取。图像传感器包括多个像素传感器106，每个像素传感器如关于图7所描述的，并且还包括第三IC芯片102c。

第三IC芯片102c位于第二IC芯片102b之下并且电耦接到第二IC芯片102b。此外，第三IC芯片102c包括第三半导体衬底1802、多个第三晶体管1804和第三互连结构1806。第三晶体管1804和第三互连结构1806在第三半导体衬底1802的前侧、在第三半导体衬底1802之上。此外，第三晶体管1804位于第三半导体衬底1802和第三互连结构1806之间。

第三晶体管1804由延伸到第三半导体衬底1802的前侧的STI结构1808分隔。STI结构1808例如可以是或包括氧化硅等。此外，第三晶体管1804分别位于第三半导体衬底1802中的掺杂阱1810上。在一些实施例中，掺杂阱1810独立于第三晶体管1804。掺杂阱1810中的每个是p型或n型，并且在一些实施例中，掺杂阱1811中的每个具有与相邻掺杂阱相反的掺杂类型。在一些实施例中，第三半导体衬底1802的块体区1802bk被掺杂(例如，p型或n型)。在其他实施例中，第三半导体衬底1802的块体区1802bk是固有的(intrinsic)。

第三晶体管1804形成ASIC 1504，并且例如可以是MOSFET、FinFET、GAA FET等、或者前述的任何组合。在一些实施例中，一些第三晶体管1804是n型场效应晶体管，而一些第三晶体管1804是p型场效应晶体管。第三晶体管1804包括单独的第三栅电极1812、单独的第三栅极介电层1814、单独的第二侧壁间隔件1816和单独的第三源极/漏极区1818的对。

第三栅电极1812分别与第三栅极介电层1814堆叠，第三栅极介电层1814将第三栅电极1812与第三半导体衬底1802分离。第三源极/漏极区1818位于第三半导体衬底1802中，并且第三栅电极1812中的每个位于相应一对第三源极/漏极区1818的第三源极/漏极区之间。取决于上下文，源极/漏极区可以单独地或共同地指代源极或漏极。

第三互连结构1806在第三晶体管1804之上并且电耦接到第三晶体管1804。第三互连结构1806与所描述的第一互连结构702和第二互连结构704相同，因此包括在相应互连介电层710中堆叠的多个导线706和多个通孔708。

第二接合结构1820位于第二IC芯片102b和第三IC芯片102c之间，并有助于在第二接合界面1822处将第二和第三IC芯片102b、102c接合在一起。例如，这种接合可以包括在接合界面处的金属对金属接合和电介质对电介质接合的组合。

第二接合结构1820在很大程度上与所描述的第一接合结构712相同，其中第二接合结构1820包括多个接合介电层716、多个接合焊盘718和多个接合通孔720。接合介电层716独立于第二和第三IC芯片102b、102c，并且在第二接合界面1822处直接接触。接合焊盘718独立于第二和第三IC芯片102b、102c，并且在第二接合界面1822处直接接触。此外，接合焊盘718分别插入接合介电层716中。接合通孔720位于第三IC芯片102c的接合介电层716中，并且分别从第三IC芯片102c的接合焊盘718延伸到第三互连结构1806。

多个TSV 1824延伸穿过第二半导体衬底502，从第二互连结构704延伸到第二接合结构1820。TSV 1824是导电的，因此有助于第二互连结构704和第二接合结构1820之间的电耦接。此外，TSV 1824通过TSV介电层1826与第二半导体衬底502分离。

参考图19，提供了图18的图像传感器的一些实施例的电路图1900。电路图1900类似于图8的电路图800，除了包括ASIC 1504。此外，应当理解，电路图1900示出了单个像素传感器106。

参考图20，提供了图18的图像传感器的一些替代实施例的电路图2000。电路图2000类似于图19的电路图1900，除了在第二IC芯片102b处包括补充像素电路902。补充像素电路902电耦接在选择晶体管138和像素传感器106的输出端子OUT之间。补充像素电路902被配置为在将来自选择晶体管138的信号传递到输出端子OUT之前对其执行附加处理。

参考图21，提供了图15A-图15D的第一IC芯片102a的一些替代实施例的俯视布局图2100。俯视布局视图2100对应于图15A-图15D的像素阵列1502的2×2子阵列，其中每个像素传感器具有如关于图11所示和所描述的俯视布局。浅阱116具有单独地围绕每个光电检测器104的栅格状图案。

参考图22，提供了图15A-图15D的图像传感器的一些替代实施例的截面图2200。例如，截面图2200可以沿着图21中的线G-G’截取。图像传感器包括多个像素传感器106，每个像素传感器如关于图12所描述的，并且还包括第三IC芯片102c。例如，第三IC芯片102c可以如关于图18所描述的。

参考图23，提供了图22的图像传感器的一些实施例的电路图2300。电路图2300类似于图13的电路图1300，除了包括ASIC 1504。此外，应当理解，电路图2300示出了单个像素传感器106。

参考图24，提供了图22的图像传感器的一些替代实施例的电路图2400。电路图2400类似于图23的电路图2300，除了在第二IC芯片102b处包括补充像素电路902。补充像素电路902电耦接在选择晶体管138和像素传感器106的输出端子OUT之间。补充像素电路902被配置为在将来自选择晶体管138的信号传递到输出端子OUT之前对其执行附加处理。

参考图25-图37，提供了形成图像传感器的方法的一些实施例的一系列截面图2500-3700，其中图像传感器在容纳光电检测器的第一IC芯片处没有STI结构。例如，该方法可用于形成图22的图像传感器。

如图25-图27的截面图2500-2700所示，形成了第一IC芯片102a。第一IC芯片102a包括像素传感器的第一部分，并且在像素传感器的第一部分处没有STI结构。例如，像素传感器的第一部分的俯视布局可以如图11所示，和/或截面图2500-2700可以如沿着图11中的D-D’线所示。图23和图24提供了第一IC芯片102a的一些实施例的电路图2300、2400。

像素传感器的第一部分包括多个光电检测器104和多个第一晶体管108。光电检测器104与第一晶体管108一一对应。此外，第一晶体管108中的每个被配置为选择性地将累积在光电检测器104中的对应一个光电检测器处的电荷传输到第一晶体管108共用的浮置扩散节点FD。因此，第一晶体管108也可以被视为传输晶体管114。

如图25的截面图2500所示，在第一半导体衬底112上进行了一系列掺杂工艺。一系列掺杂工艺形成多个第一掺杂区122、多个第二掺杂区124、浅阱116和深阱118。浅阱116和深阱118共享第一掺杂类型，但具有不同的掺杂分布和/或浓度。此外，浅阱116和深阱118在第一半导体衬底112中划分第一光电检测器区2502a和第二光电检测器区2502b。

第一掺杂区122分别位于第一和第二光电检测器区2502a、2502b中。第二掺杂区124分别在第一和第二光电检测器区2502a、2502b中的第一掺杂区122之上。此外，第二掺杂区124被第一半导体衬底112的块体区112bk包围。第一掺杂区122和第二掺杂区124共享第二掺杂类型，但具有不同的掺杂分布和/或浓度。第一和第二掺杂类型彼此相反。例如，第一掺杂类型可以是p型，第二掺杂类型可以为n型，反之亦然。在一些实施例中，块体区112bk具有第一掺杂类型。在其他实施例中，块体区112bk是固有的。

在一些实施例中，一系列掺杂工艺包括：1)对第一半导体衬底112进行毯式掺杂，以形成与第一掺杂区122相对应的掺杂层；2)形成掺杂层后，选择性掺杂以形成浅阱116和深阱118；以及3)形成浅阱116和深阱118之后，选择性掺杂以形成第二掺杂区124。例如，毯式掺杂可以是在没有掩模的情况下进行掺杂(例如，没有光刻掩模等)，而选择性掺杂可以例如是在适当的位置用掺杂掩模(例如，用光刻掩模等)。可以例如通过离子注入等来执行掺杂工艺。

如图26的截面图2600所示，多个第一栅电极128和多个第一栅极介电层130形成在第一半导体衬底112的前侧上。第一栅极介电层130分别在第一和第二光电检测器区2502a、2502b处，并且第一栅电极128分别在第一栅极介电层130之上。第一栅电极128和第一栅极介电层130的形成可以例如包括沉积介电层和导电层，随后将介电层和导电层分别图案化为第一栅极介电层130和第一栅电极128。

同样如图26的截面图2600所示，执行一系列掺杂工艺以在第一半导体衬底112中形成多个第三掺杂区126和浮置扩散节点FD。浮置扩散节点FD在第一栅电极128之间的浅阱116之上。此外，浮置扩散节点FD具有与浅阱116和深阱118共享的第一掺杂类型相反的第二掺杂类型。换句话说，浮置扩散节点FD与第一掺杂区122和第二掺杂区124共享掺杂类型。

第三掺杂区126分别在第一和第二光电检测器区2502a、2502b中的第二掺杂区124之上。此外，第三掺杂区126具有与第一掺杂区122和第二掺杂区124共享的第二掺杂类型相反的第一掺杂类型。换句话说，第三掺杂区126与浅阱116和深阱118共享掺杂类型。因此，第三掺杂区126具有与浮置扩散节点FD相反的掺杂。

在一些实施例中，一系列掺杂工艺包括：1)选择性掺杂以形成第三掺杂区126；以及2)在形成第三掺杂区126之前或之后，选择性掺杂以形成浮置扩散节点FD。例如，选择性掺杂可以是在适当位置用掩模(例如，用光刻掩模等)掺杂。可以例如通过离子注入等来执行掺杂工艺。

第三掺杂区126与第一掺杂区122和第二掺杂区124一起分别在第一和第二光电检测器区2502a、2502b处形成光电检测器104。此外，第一栅极介电层130和第一栅电极128与浮置扩散节点FD以及第一掺杂区122和第二掺杂区124一起形成第一晶体管108。浮置扩散节点FD形成与第一晶体管108共用的源极/漏极区，而第一掺杂区122和第二掺杂区124形成独立于第一晶体管108的源极/漏极区。

在使用光电检测器104期间，响应于入射辐射，在第一掺杂区122和第二掺杂区124中累积电荷。因此，第一掺杂区122和第二掺杂区124可以被视为集电极区。此外，第一晶体管108选择性地将累积电荷转移到浮置扩散节点FD。因此，第一晶体管108可以被视为传输晶体管114。

如图27的截面图2700所示，在第一栅电极128的侧壁上形成多个第一侧壁间隔件132。第一侧壁间隔件132是电介质，并且例如可以通过在第一栅电极128上沉积介电层并随后回蚀介电层来形成。然而，其他合适的工艺也是可行的。

如图27的截面图2700所示，第一互连结构702形成在第一晶体管108和浮置扩散节点FD上方并与第一晶体管108和浮置扩散节点FD电耦接。第一互连结构702包括在互连介电层710中的多个导线706和多个通孔708。导线706和通孔708分别分组为多个导线层和多个通孔层，多个导线层和多个通孔层交替堆叠以限定导电路径。

如图27的截面图2700所示，在第一互连结构702上形成第一接合子结构712a。第一接合子结构712a包括在接合介电层716中的多个接合焊盘718和接合通孔720。接合焊盘718和接合介电层716形成共同的接合表面，接合通孔720从各自的接合焊垫718延伸到第一互连结构702。

如图28-图30的截面图2800-3000所示，形成第二IC芯片102b。第二IC芯片102b包括像素传感器的第二部分，并且还包括STI结构以电隔离像素传感器的器件。例如，像素传感器的第二部分的俯视布局可以如图6所示，和/或截面图2800-3000可以例如沿图6中的线C-C'截取。图23和图24提供了第二IC芯片102b的一些实施例的电路图2300、2400。

如图28的截面图2800所示，对第二半导体衬底502进行了一系列掺杂工艺。一系列掺杂工艺形成浅阱506和浅阱506下方的深阱508。浅阱506和深阱508共享掺杂类型(例如，p型或n型)，但具有不同的掺杂分布和/或浓度。

在一些实施例中，一系列掺杂工艺包括：1)毯式掺杂第二半导体衬底502以形成深阱508；以及2)毯式掺杂第二半导体衬底502以形成浅阱506。例如，毯式掺杂可以是没有掩模的掺杂(例如，没有光刻掩模等)。可以例如通过离子注入等来执行掺杂工艺。

如图28的截面图2800所示，STI结构504延伸到第二半导体衬底502的前侧，以划分第二半导体衬底502的器件区2802。如将在下文中看到的，器件区2802对应于随后形成的像素传感器的晶体管。STI结构504是或包括氧化硅和/或一些其他合适的介电材料。

在一些实施例中，形成STI结构504的工艺包括：1)图案化第二半导体衬底502以形成沟槽；2)在沟槽中沉积介电层；以及3)对介电层进行平坦化以去除沟槽外部的部分介电层。图案化可以例如通过光刻/蚀刻工艺等来执行。

如图29的截面图2900所示，多个第二晶体管110(包括复位晶体管134和选择晶体管138)形成在第二半导体衬底502的前侧上。第二晶体管110分别形成在由STI结构504划分的器件区2802上，并且通过STI结构504彼此分离且电隔离。

第二晶体管110包括单独的第二栅电极510、单独的第二栅极介电层512和单独的第二源极/漏极区516的对。第二栅电极510分别与第二栅极介电层512堆叠，并且第二栅极介电层512将第二栅电极510与第二半导体衬底502分离。第二源极/漏极区516位于第二半导体衬底502中，并且第二栅电极510中的每个位于相应的第二源极/漏极区516的对的第二源极/漏极区之间。

例如，第二栅电极510和第二栅极介电层512的形成可以包括沉积介电层和导电层，随后将介电层和导电层分别图案化为第二栅极介电层512和第二栅电极510。第二源极/漏极区516的形成可以例如包括第二半导体衬底502的选择性掺杂。例如，选择性掺杂可以是在适当位置用掩模(例如，用光刻掩模等)掺杂。可以例如通过离子注入等进行掺杂。

如图30的截面图3000所示，在第二栅电极510的侧壁上形成多个第二侧壁间隔件514。第二侧壁间隔件514是电介质，并且例如可以通过在第二栅电极510上沉积介电层并随后回蚀该介电层来形成。然而，其他合适的工艺也是可行的。

如图30的截面图3000所示，第二互连结构704形成在第二晶体管110上方并电耦接到第二晶体管110。除了不同的布局之外，第二互连结构704与所描述的第一互连结构702相同。因此，第二互连结构704包括堆叠在互连介电层710中的多个导线706和多个通孔708。

如图30的截面图3000所示，在第二互连结构704上形成第二接合子结构712b。第二接合子结构712b与所描述的第一接合子系统712a相同，因此包括在接合介电层716中的多个接合焊盘718和接合通孔720。

如图31的截面图3100所示，将图30的第二IC芯片102b垂直翻转，并在第一接合界面714处接合到图27的第一IC芯片102a。该接合包括在第一接合界面714处的金属对金属接合和电介质对电介质接合。此外，接合自图27的像素传感器的第一部分和图30的像素传感器的第二部分形成像素传感器106。例如，像素传感器106可以具有如图23或图24所示的电路图。

如图31所示，图像传感器在光电检测器104处没有STI结构。已经认识到，浅阱116和深阱118以及随后形成的DTI结构足以为第一IC芯片102a处的像素传感器106的部分提供电隔离，而没有任何显著的性能降低。

如果STI结构延伸到第一半导体衬底112的前侧，则STI结构形成期间的衬底蚀刻将导致晶体损伤。这种晶体损伤会导致泄漏/暗电流，从而降低图像传感器的性能。浅阱116可以形成在STI结构周围，以抑制STI结构处的泄漏/暗电流。然而，浅阱116将具有较大的宽度以充分抑制泄漏/暗电流。该较大的宽度将减小光电检测器104的尺寸，从而限制按比例缩小。

通过省略光电检测器104处的STI结构，浅阱116可以具有较小的宽度，因此可以减少光电检测器104的面积。这增大了光电检测器104的FWC并增强了来自光电检测器104的电荷转移，这允许增强像素传感器106的按比例缩小。

由于光电检测器104相对较大，且位于第一IC芯片102a处但不位于第二IC芯片102b处，因此像素传感器106在第一IC芯片101a处的部分可能会限制像素传感器106的按比例缩小。因此，按比例缩小第一IC芯片102a处的像素传感器106可以具有按比例缩小整个像素传感器106的效果。此外，像素传感器106在第二IC芯片102b处的部分可以具有过剩的空间。由于第二IC芯片102b处的空间过剩，可以在第二IC芯片处使用STI结构，而不限制像素传感器106的按比例缩小。这种STI结构在第二IC芯片102b处提供增强的电隔离。

如图32的截面图3200所示，多个TSV 1824穿过第二半导体衬底502延伸至第二互连结构704。此外，TSV 1824通过独立于TSV1824的TSV介电层1826与第二半导体衬底502分开形成。TSV 1824是导电的，并且从第二半导体衬底502的背侧向第二互连结构704提供电耦接。

同样如图32的截面图3200所示，第三接合子结构1820a形成在第二半导体衬底502的背侧上。第三接合子结构1820a类似于第一接合子结构712a，因此包括接合介电层716中的多个接合焊盘718。然而，与第一接合子结构712a相比，第三接合子结构1820a缺少接合通孔720。相反，TSV 1824延伸到第三接合子结构1820a的接合焊盘718。

如图33-图35的截面图3300-3500所示，形成了第三IC芯片102c。第三IC芯片102c包括ASIC 1504，并且还包括STI结构以电隔离ASIC 1504的器件。ASIC 1504可以例如被配置为对像素传感器106和其他像素传感器的输出执行ISP。例如，ASIC 1504的框图可以如图15D或图16B所示。

如图33的截面图3300所示，STI结构1808延伸至第三半导体衬底1802的前侧，以划分器件区3302。如将在下文中看到的，器件区3302对应于下文中形成的ASIC 1504的晶体管。STI结构1808是或包括氧化硅和/或一些其他合适的介电材料。

在一些实施例中，形成STI结构1808的工艺包括：1)图案化第三半导体衬底1802以形成沟槽；2)在沟槽中沉积介电层；以及3)对介电层进行平坦化以去除沟槽外部的部分介电层。图案化可以例如通过光刻/蚀刻工艺等来执行。

如图33的截面图3300所示，对第三半导体衬底1802执行一系列掺杂工艺。一系列掺杂工艺分别在器件区3302处形成在第三半导体衬底1802的体区1802bk之上的多个掺杂阱1810。掺杂阱1810可以例如具有不同的掺杂类型，例如n型和p型。

在一些实施例中，一系列掺杂工艺包括：1)选择性掺杂第三半导体衬底1802以形成具有第一掺杂类型的掺杂阱1810；以及2)选择性掺杂第三半导体衬底1802以形成具有与第一掺杂类型相反的第二掺杂类型的掺杂阱1810。例如，选择性掺杂可以是在适当位置用掩模(例如，用光刻掩模等)掺杂。掺杂工艺可以例如通过离子注入等来执行。

如图34的截面图3400所示，多个第三晶体管1804形成在第三半导体衬底1802的前侧上。第三晶体管1804分别形成在由STI结构1808划分的器件区3302上，并且由STI结构180分离并电隔离。

第三晶体管1804包括单独的第三栅电极1812、单独的第三栅极介电层1814和单独的第三源极/漏极区1818的对。第三栅电极1812分别与第三栅极介电层1814堆叠，并且第三栅极介电层1814将第三栅电极1812与第三半导体衬底1802分离。第三源极/漏极区1818位于第三半导体衬底1802中，并且第三栅电极1812中的每个位于相应的第三源极/漏极区1818的对的第三源极/漏极区之间。

例如，第三栅电极1812和第三栅极介电层1814的形成可以包括沉积介电层和导电层，随后将介电层和导电层分别图案化为第三栅极介电层1814和第三栅电极1812。第三源极/漏极区1818的形成可以例如包括第三半导体衬底1802的选择性掺杂。例如，选择性掺杂可以是在适当位置用掩模(例如，用光刻掩模等)掺杂。掺杂工艺可以例如通过离子注入等来执行。

如图35的截面图3500所示，在第三栅电极1812的侧壁上形成多个第三侧壁间隔件1816。第三侧壁间隔件1816是电介质，并且例如可以通过在第三栅电极1812上沉积介电层并随后回蚀介电层来形成。然而，其他合适的工艺也是可行的。

同样如图35的截面图3500所示，第三互连结构1806形成在第三晶体管1804上方并与第三晶体管1804电耦接。除了不同的布局之外，第三互连结构1806与所描述的第一互连结构702相同。因此，第三互连结构1806包括在互连介电层710中堆叠的多个导线706和多个通孔708。

第三互连结构1806将第三晶体管1804电耦接在一起，以形成ASIC 1504。ASIC被配置对像素传感器106和图像传感器的任何其他像素传感器的输出进行ISP。例如，ASIC 1504可以包括行电路、列电路、ADC、控制器电路、DAC、一些其他合适的电路等、或前述的任何组合。

如图35的截面图3500所示，在第三互连结构1806上形成第四接合子结构1820b。第四接合子结构1820b与所描述的第一接合子结构712a相同，因此包括在接合介电层716中的多个接合焊盘718和接合通孔720。

如图36的截面图3600所示，将图32的结构垂直翻转，并在第二接合界面1822处接合到图35的第三IC芯片102c。该接合将像素传感器106电耦接到ASIC 1504，并且包括金属对金属接合和电介质对电介质接合。

如图36的截面图3600所示，DTI结构120形成为延伸至第一半导体衬底112的背侧。DTI结构120是或包括高k电介质等、或前述的任何组合。在一些实施例中，用于形成DTI结构120的工艺包括：1)图案化第三半导体衬底1802以形成沟槽；2)在沟槽中沉积介电层；以及3)对介电层进行平坦化以去除沟槽外部的部分介电层。图案化可以例如通过光刻/蚀刻工艺等来执行。

如图37的截面图3700所示，在第一半导体衬底112的背侧上形成背侧钝化层722、多个滤色器724、多个微透镜726和栅格结构728。背侧钝化层722在第一半导体衬底112的背侧之上。滤色器724在背侧钝化层722之上，并且分别在光电检测器104之上。此外，滤色器724通过栅格结构728彼此分离。微透镜726分别在滤色器724之上。

虽然参考方法描述了图25-图37，但应理解，这些图中所示的结构不限于该方法，而是可以独立于该方法。虽然图25-图37被描述为一系列动作，但应当理解，在其他实施例中，动作的顺序可以改变。虽然图25-图37示出并描述为一组特定的动作，但在其他实施例中可以省略示出和/或描述的一些动作。此外，在其他实施例中可以包括未示出和/或描述的动作。

参考图38，提供了图25-图37的方法的一些实施例的框图3800。

在3802处，形成包括像素传感器的第一部分的第一IC芯片。第一部分包括光电二极管和与光电二极管相邻的第一晶体管。此外，第一IC芯片在光电二极管处没有STI结构。省略STI结构允许增强像素传感器的按比例缩小。例如，见图25-图27。

在3804处，形成包括像素传感器的第二部分的第二IC芯片。第二部分包括通过STI结构彼此分离的多个第二晶体管。例如，见图28-图30。像素传感器例如可以是4T APS等。

在3806处，第一和第二IC芯片在第一接合界面处接合在一起。例如，见图31。

在3808处，形成TSV，TSV穿过第二半导体衬底延伸至第二IC芯片的第二互连结构。例如，见图32。

在3810处，在TSV上形成接合子结构，并且与接合子结构电耦接。例如，见图32。

在3812处，形成包括用于图像信号处理(ISP)的ASIC的第三IC芯片。ASIC包括通过STI结构彼此分离的多个第三晶体管。例如，见图33-图35。

在3814处，第二和第三IC芯片在第二接合界面处接合在一起。例如，见图36。

在3816处，将滤色器和微透镜堆叠在第一IC芯片上。例如，见图37。

虽然图38的框图3800在本文中被说明和描述为一系列行为或事件，但应理解，此类行为或事件的说明顺序不应在限制性意义上解释。例如，一些动作可以以不同的顺序和/或与本文所示和/或描述的动作或事件之外的其他动作或事件同时发生。此外，可能不需要所有所示的动作来实现本文描述的一个或多个方面或实施例，并且可以在一个或更多个单独的动作和/或阶段中执行本文描述的动作中的一个或者多个。

在一些实施例中，本公开提供了一种图像传感器，包括：包括第一衬底的第一IC芯片；与第一IC芯片堆叠的第二IC芯片；以及跨越第一和第二IC芯片的像素传感器，其中像素传感器包括在第一IC芯片中的第一晶体管和光电检测器，并且还包括在第二IC芯片中的多个第二晶体管；其中光电检测器位于第一衬底中，并且第一晶体管位于第二衬底的前侧上，并且其中第一IC芯片在光电检测器处没有延伸到前侧的STI结构。在一些实施例中，第一IC芯片包括掺杂阱，该掺杂阱从前侧延伸到第一衬底中，并且具有围绕光电检测器的栅格形状的顶部几何形状，其中前侧具有从掺杂阱的面向光电检测器的第一侧壁到掺杂阱的背向光电传感器的第二侧壁的基本上平面的轮廓。在一些实施例中，掺杂阱具有与第一晶体管的源极区或漏极区相反的掺杂类型。在一些实施例中，图像传感器还包括第二像素传感器，第二像素传感器与像素传感器接界并且是像素传感器的重复，其中前侧具有从像素传感器到第二像素传感器的基本上平面的轮廓。在一些实施例中，第二IC芯片包括：第二衬底，第二晶体管布置在第二衬底上；以及STI结构，STI结构延伸到第二衬底中并将第二晶体管彼此分离。在一些实施例中，图像传感器还包括：与第一IC芯片和第二IC芯片堆叠的第三IC芯片，使得第二IC芯片位于第一和第三IC芯片之间；以及用于跨越第二和第三IC芯片的ISP的ASIC。在一些实施例中，像素传感器在第一IC芯片中只具有一个晶体管，并且在第二IC芯片中只具有三个或更多个晶体管。在一些实施例中，多个第二晶体管包括复位晶体管、源极跟随器晶体管和选择晶体管，其中，源极跟随器晶体管和选择晶体管串联电耦接，并且其中源极跟随器晶体管的栅电极电耦接到复位晶体管的源极/漏极区和第一晶体管的源极/漏极区。

在一些实施例中，本公开提供了另一种图像传感器，包括：第一半导体衬底；第一光电检测器和第二光电检测器，在第一半导体衬底中接界；第一晶体管，在第一半导体衬底的前侧表面上邻接第一光电检测器，其中第一晶体管在第一半导体衬底中具有源极区或漏极区；第二半导体衬底；以及在第二半导体衬底上的多个第二晶体管；其中第一光电检测器以及第一晶体管和第二晶体管形成像素传感器，并且其中，前侧表面从第一光电检测器到第二光电检测器连续地与源极区或漏极区的顶部齐平。在一些实施例中，图像传感器还包括第一半导体衬底中的掺杂阱，并且其中掺杂阱将第一光电检测器和第二光电检测器分离并且具有面向第一光电检测器的第一侧壁和面向第二光电检测器的第二侧壁，并且其中前侧表面从第一侧壁到第二侧壁连续地与源极区或漏极区的顶部齐平。在一些实施例中，图像传感器还包括位于第一半导体衬底中的掺杂阱，其中掺杂阱具有与源极区或漏极区相反的掺杂类型，并且在第一光电检测器和第二光电检测器之间还具有柱状轮廓，并且其中柱状轮廓的顶部从第一光电检测器到第二光电检测器是基本上平坦的。在一些实施例中，图像传感器还包括位于第一半导体衬底中的掺杂阱下方的第二掺杂阱，其中第二掺杂阱具有相反的掺杂类型并且具有柱状轮廓，柱状轮廓在第一光电检测器和第二光电检测器之间并且从掺杂阱延伸到第一衬底的与前侧表面相对的背侧表面，并且其中掺杂阱的柱状轮廓和第二掺杂阱的柱状轮廓共享共同宽度。在一些实施例中，图像传感器还包括DTI结构，DTI结构延伸到第一半导体衬底的背侧表面中，背侧表面与第一半导体衬底的前侧表面相对并且与前侧表面间隔开，其中DTI结构具有将第一光电检测器和第二光电检测器分离的部分，并且其中第一半导体衬底在垂直方向上从部分到齐平于源极区或漏极区的顶部的高度是连续的。在一些实施例中，像素传感器是4T APS。

在一些实施例中，本公开提供了一种形成图像传感器的方法，包括：形成第一集成电路(IC)芯片，包括：在第一衬底中形成光电检测器；在第一衬底上邻近光电检测器形成第一晶体管，其中光电检测器和第一晶体管形成第一像素传感器部分；形成第二IC芯片，包括：在第二衬底上形成多个第二晶体管，其中第二晶体管形成第二像素传感器部分；以及将第一和第二IC芯片接合在一起，使得第一像素传感器部分和第二像素传感器部分堆叠并电耦接在一起以形成像素传感器；其中第一晶体管位于第一衬底的半导体表面上，并且其中第一IC芯片在光电检测器处没有延伸到半导体表面中的STI结构。在一些实施例中，第一IC芯片的形成包括：掺杂第一衬底以形成掺杂阱，掺杂阱围绕并界定形成光电检测器和第一晶体管的像素区域，其中，半导体表面在第一晶体管完成时从掺杂阱的第一侧壁到掺杂阱的第二侧壁是平坦的，并且其中第一侧壁和第二侧壁分别在光电检测器的共同侧上面向和背向光电检测器。在一些实施例中，接合是通过将第一IC芯片的金属焊盘和第二IC芯片的金属焊盘分别在界面处接合在一起并且将第一IC芯片的介电层和第二IC芯片的介电层分别在界面处接合到一起的接合来执行的。在一些实施例中，第二IC芯片的形成包括：图案化第二衬底以形成围绕并界定器件区的沟槽；以及用介电材料填充沟槽，其中第二晶体管分别形成在器件区上，使得介电材料将第二晶体管彼此分离且电隔离。在一些实施例中，第一IC芯片的形成包括：在第一衬底中形成与光电检测器接界的第二光电检测器，其中，在形成第一晶体管之后，半导体表面在齐平于第一晶体的源极区或漏极区的顶部的高度处从光电检测器连续延伸到第二光电检测器。在一些实施例中，方法还包括：形成第三IC芯片，包括：在第三衬底上形成多个第三晶体管；以及形成覆盖第三晶体管的互连结构，其中第三晶体管和互连结构形成ASIC；以及将第二和第三IC芯片接合在一起，使得第二IC芯片位于第一和第三集成电路芯片之间，并且使得ASIC电耦接到像素传感器。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。