半导体结构及其形成方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

根据工作原理以及物理架构的不同，图像传感器通常分为电荷耦合器件(ChargeCoupled Device，CCD)图像传感器和互补金属氧化物半导体图像传感器(CMOS ImageSensor，CIS)两类。CMOS图像传感器具有低功耗、低成本以及与CMOS工艺相兼容等特点，因而得到越来越广泛的应用。

在目前的制造工艺中，通常采用堆叠芯片技术，如3D堆叠芯片技术，将图像传感模块制作在一个芯片里，将信号处理模块制作在另一个芯片里，随后通过晶圆之间的键合将芯片堆叠在一起，形成图像传感器。同时，为了避免金属互连层对进入感光半导体的光线的阻挡，提高像素单元对光的利用效率，采用背照式(Back Side Illuminated，BSI)工艺形成背照式CMOS图像传感器。具体地，背照式CMOS图像传感器将原来处于镜头与感光半导体之间的电路部分转移到感光半导体周围或下面，使得光线直接可以进入感光半导体，从而可以避免金属互连层对进入感光半导体的光线的阻挡，提高像素单元对光的利用效率。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，以提高所形成的半导体结构的性能。

为解决上述问题，本发明提供了一种半导体结构，包括：

第一晶圆，包括第一衬底以及位于第一衬底上的第一介质层，第一衬底和第一介质层中形成有焊盘槽和位于焊盘槽内的焊盘结构，沿第一衬底指向第一介质层的方向焊盘槽贯穿第一衬底并延伸至部分厚度的第一介质层中；

隔离环结构，在第一衬底中环绕焊盘槽设置且沿第一衬底指向第一介质层的方向贯穿第一衬底。

相应地，本发明实施例还提供了一种半导体结构的形成方法，包括：

提供第一晶圆，包括第一衬底以及位于第一衬底上的第一介质层；

在第一衬底中形成隔离环结构；

在第一衬底和第一介质层中形成焊盘槽，沿第一衬底指向第一介质层的方向焊盘槽贯穿第一衬底并延伸至部分厚度的第一介质层中，且在第一衬底中焊盘槽被隔离结构环绕；

在焊盘槽内形成焊盘结构。

与现有技术相比，本发明的技术方案具有以下优点：

本发明实施例提供的一种半导体结构，包括：第一晶圆，包括第一衬底以及位于第一衬底上的第一介质层，第一衬底和第一介质层中形成有焊盘槽和位于焊盘槽内的焊盘结构，沿第一衬底指向第一介质层的方向焊盘槽贯穿第一衬底并延伸至部分厚度的第一介质层中；隔离环结构，在第一衬底中环绕焊盘槽设置且沿第一衬底指向第一介质层的方向贯穿第一衬底。

可以看出，隔离环结构的存在，可以在第一衬底中对焊盘槽和设置于焊盘槽内的焊盘结构起到隔离作用，从而在通过焊盘结构与外部之间实现电连接或针测的过程中，可以避免焊盘槽的侧壁产生的寄生电容对第一衬底造成的不良影响，并可以防止焊盘槽的侧壁向第一衬底漏电，故可以提高所形成的半导体结构的性能。

附图说明

图1为本发明实施例中的一种半导体结构的结构示意图；

图2是本发明实施中的隔离环结构和第一区域的俯视示意图；

图3至图8是本发明实施中的一种半导体结构的形成方法各步骤所形成的中间结构的示意图。

具体实施方式

现有的半导体结构存在着性能较低的问题。

为解决上述问题，本发明实施例提供了一种半导体结构，包括：第一晶圆，包括第一衬底以及位于第一衬底上的第一介质层，第一衬底和第一介质层中具有焊盘槽和位于焊盘槽内的焊盘结构，沿第一衬底指向第一介质层的方向焊盘槽贯穿第一衬底并延伸至部分厚度的第一介质层中；隔离环结构，在第一衬底中环绕焊盘槽设置且沿第一衬底指向第一介质层的方向贯穿第一衬底。

可以看出，隔离环结构的存在，可以在第一衬底中对焊盘槽和设置于焊盘槽内的焊盘结构起到隔离作用，从而在通过焊盘结构与外部之间实现电连接或针测的过程中，可以避免焊盘槽的侧壁产生的寄生电容对第一衬底造成的不良影响，并可以防止焊盘槽的侧壁向第一衬底漏电，故可以提高所形成的半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1示出了本发明实施例中的一种半导体结构的示意图。参见图1，一种半导体结构包括：第一晶圆100，包括第一衬底110以及位于第一衬底110上的第一介质层120，且第一晶圆100包括第一区域I(如图3所示)，第一区域I的第一衬底110中具有焊盘槽111和位于焊盘槽111内的焊盘结构112，且沿第一衬底110指向第一介质层120的方向焊盘槽111贯穿第一衬底110还延伸至部分厚度的第一介质层120中；隔离环结构113，在第一区域I的第一衬底110中环绕焊盘槽111设置且沿第一衬底110指向第一介质层120的方向贯穿第一衬底110。

本实施例中，半导体结构为3D堆叠背照式CMOS图像传感器。相应地，半导体结构包括第一晶圆100。

本实施例中，第一晶圆100为感光晶圆。具体地，第一晶圆100内具多个图像传感芯片，图像传感芯片用于接收光信号并将光信号转化为电信号。其中，图像传感芯片相应为CMOS图像传感芯片。

本实施例中，实现第一晶圆100和第二晶圆的键合之后，第一晶圆100和第二晶圆堆叠在一起，用于构成CMOS图像传感器。

本实施例中，第一晶圆100包括第一衬底110。

本实施例中，第一衬底110为硅衬底。在其他实施例中，第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，第一晶圆100还包括位于第一衬底110上的第一介质层120。

第一介质层120用于实现形成于其中的第一互连结构的电隔离。

第一介质层120的材料可以为低k介质材料或超低k介质材料，从而可以有效地降低第一互连结构的寄生电容，进而减小器件的RC延迟。其中，低k介质材料指相对介电常数大于或等于2.6且小于或等于3.9的介质材料，超低k介质材料指相对介电常数小于2.6的介质材料。

本实施例中，第一介质层120的材料为多孔硅碳氢氧(SiOCH)。在其他实施例中，第一介质层120的材料还能够为硅醇(SiOH)、掺氟的氧化硅(FSG)、掺硼的氧化硅(BSG)、掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)、氢化硅倍半氧烷(HSQ)或甲基硅倍半氧烷(MSQ)等。

本实施例中，第一晶圆100包括第一区域I，第一区域I的第一衬底110和第一介质层120中形成有焊盘槽111和位于焊盘槽111内的焊盘结构112。

第一区域I为第一晶圆100的芯片区域的一部分。其中，第一晶圆100的芯片区域形成有CMOS器件，CMOS器件包括但不限于晶体管和光电二极管。

焊盘槽111用于在其中形成焊盘结构112，从而通过焊盘结构112实现与第一介质层120中的第一互连结构及与外部的电连接，并用于实现对所形成的3D堆叠背照式CMOS图像传感器的针测。

本实施例中，焊盘槽111沿第一衬底110指向第一介质层120的方向贯穿第一衬底110且还延伸至部分厚度的第一介质层120中，使得形成于其中的焊盘结构112可以与第一介质层120中的第一互连结构相接触，从而实现与第一互连结构的电连接。

本实施例中，焊盘结构112包括焊盘通孔(未标示)和位于焊盘通孔上方的焊盘金属层(未标示)。在其他实施例中，焊盘结构112还能够包括多层的金属层和用于实现金属层之间互连的多个通孔。

本实施例中，焊盘结构112的材料为铝，铝具有质轻、可机加工性强、物理和力学性能好以及抗腐蚀性好的优点，适于用作焊盘结构的材料。

本实施例中，半导体结构还包括：钝化层114，位于第一衬底110背向第一介质层120的表面上，且覆盖焊盘槽111的侧壁和焊盘结构112的部分顶部表面。

钝化层114用于实现焊盘槽111的侧壁与焊盘结构112之间的隔离，从而可以降低焊盘槽111的侧壁的寄生电容。同时，钝化层114还用于对第一衬底110背向第一介质层120的表面、焊盘槽111的侧壁和焊盘结构112的部分顶部表面起到保护作用。

本实施例中，钝化层114的材料为氮化硅(SiN)。在其他实施例中，钝化层114的材料还能能够为氧化硅(SiO2)、碳化硅(SiC)和高k介质材料中至少一种。

第一区域I的第一衬底110中还形成有隔离环结构113，隔离环结构113在第一区域I的第一衬底110中环绕焊盘槽111设置，且沿第一衬底110指向第一介质层120的方向贯穿第一衬底110。

隔离环结构113环绕设置于焊盘槽111的外围且贯穿第一衬底110，以实现对焊盘槽111的电学全隔离。

具体地，隔离环结构113的设置，可以在第一衬底110中对焊盘槽111和设置于焊盘槽111内的焊盘结构112起到隔离作用，从而在通过焊盘结构112与外部之间实现电连接或针测的过程中，可以避免焊盘槽111的侧壁产生的寄生电容对第一衬底造成的不良影响，并可以防止焊盘槽111的侧壁向第一衬底漏电，故可以提高所形成的CMOS图像传感器的性能。

本实施例中，隔离环结构113包括第一深沟槽隔离结构。具体地，第一深沟槽隔离结构在第一区域I的第一衬底110中环绕焊盘槽111设置且沿第一衬底110指向第一介质层120的方向贯穿第一衬底110。换言之，第一深沟槽隔离结构构成隔离环结构113。

本实施例中，第一深沟槽隔离结构包括第一深沟槽、位于第一深沟槽的底部和侧壁的第一隔离层和位于第一隔离层上且填充于第一深沟槽内的第一隔离材料层。

本实施例中，第一隔离层的材料为氧化硅。在其他实施例中，第一隔离层还能够采用其他适宜的材料制成，如高k介质材料等。

本实施例中，第一隔离材料层为钨。在其他实施例中，第一隔离材料层还能够为多晶硅或者其他金属材料(如铜)。

在其他实施例中，隔离环结构包括浅沟槽隔离结构和位于浅沟槽隔离结构上的第二深沟槽隔离结构。

在该实施例中，浅沟槽隔离结构包括浅沟槽和填充于浅沟槽内的第二隔离材料层。在另外的实施例中，浅沟槽内还能够可选择性填充导电介质，如铜或钨等。

具体地，第二隔离材料层的材料为氧化硅(SiO

在该实施例中，第二深沟槽隔离结构包括第二深沟槽、位于第二深沟槽的底部和侧壁的第二隔离层和位于第二隔离层上且填充于第二深沟槽内的第二隔离材料层。

关于第二深沟槽、第二隔离层和第二隔离材料层请参照第一深沟槽隔离结构中的相应的内容执行，在此不再赘述。

上述以隔离环结构113的数量为一个进行示例。可以理解的是，根据实际需要隔离环结构113的数量还能够为多个，在此不做限制。

隔离环结构113的形状可以与第一区域I的形状相同也可以不同。如图2所示，本实施例中，隔离环结构113的形状与第一区域I的形状相同，为矩形。在其他实施例中，隔离环结构还能够为圆形等。

需要指出的是，为避免对第一晶圆100内其他结构造成不良影响，隔离环结构113与焊盘槽111之间的间隔距离应足够大。作为一种示例，当第一晶圆100中的CMOS图像传感芯片为飞时法(Photon Time of Flight，TOF)CMOS图像传感芯片时，隔离环结构113与焊盘槽111之间的间隔距离大于10μm。

本实施例中，第一区域I的第一介质层120中形成有第一互连结构121和第一键合互连层122。

第一互连结构121用于实现与焊盘结构111和第一键合互连结构122之间的电连接，并在实现第一晶圆100与第二晶圆的键合之后，用于实现与第二晶圆中的第二互连结构之间的电连接。

第一互连结构121包括由多层金属互连线构成的第一互连层结构(未标示)以及用于连接各层金属互连线的第一通孔结构(未标示)。

第一键合互连层122用于在实现第一晶圆100与第二晶圆的键合之后，电连接第二晶圆，从而实现第一晶圆100与第二晶圆之间的电连接。

本实施例中，第一键合互连层122的材料为铜。在其他实施例中，第一键合互连层的材料还能够为其他的金属材料，如钨、铝等。

本实施例中，半导体结构为3D堆叠背照式CMOS图像传感器，相应地，半导体结构还包括与第一晶圆100相键合的第二晶圆200。

本实施例中，第二晶圆200为信号处理(Digital Signal Processor，DSP)晶圆。具体地，第二晶圆200内具有多个信号处理芯片，信号处理芯片中形成有信号控制、读出和处理等逻辑电路，信号处理芯片用于对光信号转化的电信号进行处理。

第二晶圆200中的信号处理芯片与第一晶圆100中的图像传感芯片和信号处理芯片相对设置，使得图像传感芯片和信号处理芯片之间受到对方的制约小，易于使图像传感芯片和信号处理芯片均获得最佳的性能，从而提高封装性能。同时，图像传感芯片与信号处理芯片可以任意组合，使得半导体结构具有更高的灵活性。

而且，将图像传感芯片与信号处理芯片设置于不同的芯片上，使得图像传感芯片的面积更小，从而降低了图像传感芯片的设计成本，相应降低了封装成本。

此外，第二晶圆200还能起到支撑第一晶圆100的作用，后续对第一晶圆100进行减薄处理的过程中，第二晶圆200能够提高第一晶圆100的机械强度，降低第一晶圆100发生破裂问题的概率，从而提高了半导体结构的可靠性。

本实施例中，第二晶圆200包括第二衬底210以及位于第二衬底210上的第二介质层220，第二介质层220朝向第一介质层120。

本实施例中，第二区域II的第二介质层220中形成有第二互连结构221和第二键合互连层222。

关于第二衬底210、第二介质层220请参见关于第一衬底110、第一介质层120的描述，在此不再赘述。

本实施例中，第二晶圆200包括第二区域II，第二区域II与第一区域I相对设置。

相应地，第二区域II的第二介质层220中形成有第二互连结构221和第二键合互连层222。

关于第二互连结构221和第二键合互连层222，请参见前述关于第一互连结构121和第一键合互连层122的内容执行，在此不再赘述。

本实施例中，半导体结构还包括：第一静电放电保护(Electro-StaticDischarge，ESD)模块300，设置于焊盘槽111第一侧的第一衬底110中，且位于隔离环结构113之内，且与第一晶圆100电连接。

第一静电放电模块300用于对第一晶圆100进行静电放电保护。具体地，第一静电放电模块300用于对第一晶圆100的信号输入端和信号输出端的静电放电电荷进行释放，以保护第一晶圆100的内部电路免受静电的损害。

第一静电放电模块300可以为任何类型的适宜对第一晶圆100进行静电保护的元器件，在此不做限制。

相应地，本实施例中的半导体结构还包括：第一器件互连结构305，位于第一静电放电模块300下方的第一介质层120中，且分别与第一静电放电模块300和第一互连结构221电连接。

第一器件互连结构305用于实现第一静电放电模块300与第一互连结构121之间的电连接，从而实现第一静电放电模块300与第一晶圆100之间的电连接。

本实施例中，部分第一互连结构121延伸至第一静电放电模块300下方的第一介质层120中，第一器件互连结构305位于第一静电放电模块300下方的第一介质层120中，且沿第一衬底110指向第一介质层120的方向第一器件互连结构305与位于延伸至第一静电放电模块300下方的第一介质层120中的部分第一互连结构121的上方并与之相接触，从而实现与第一互连结构121之间的电连接。

第一器件互连结构305可以包括多层金属层构成的第一器件互连层和连接各层金属层的第一器件通孔结构。

本实施例中，半导体结构还包括：第二静电放电模块400，设置于焊盘槽111第二侧的第一衬底110中，且位于隔离环结构113之内；第一侧与第二侧相对设置。

第二静电放电模块400用于对第二晶圆200进行静电放电保护。具体地，第二静电放电模块400用于对第二晶圆200的信号输入端和信号输出端的静电放电电荷进行释放，以保护第二晶圆200的内部电路免受静电的损害。

相应地，本实施例中的半导体结构还包括：第二器件互连结构405，位于第二静电放电模块400下方的第一介质层120和第二介质层210中，且分别与第二静电放电模块400和第二互连结构221电连接。

第二器件互连结构405用于实现第二静电放电模块400与第二互连结构221之间的电连接，从而实现第二静电放电模块400与第二晶圆200之间的电连接。

本实施例中，部分第二互连结构221延伸至第二静电放电模块400下方的第二介质层220中，第二器件互连结构405位于第二静电放电模块400下方的第一介质层120和第二介质层220中，且沿第一衬底110指向第一介质层120的方向第二器件互连结构405位于该延伸至第二静电放电模块400下方的第二介质层220中的部分第二互连结构221的上方并与之相接触，从而实现与第二互连结构221之间的电连接。

本实施例中，第二器件互连结构405包括第一子器件互连结构4051和第二子器件互连结构4052，其中，第一子器件互连结构4051位于述第二静电放电模块400下方的第一介质层120，第二子器件互连结构4052位于述第二静电放电模块400下方的第二介质层210。

如前，为避免对第一晶圆100内其他结构造成不良影响，隔离环结构113与焊盘槽111之间具有预设的间隔距离，将第一静电放电模块300和第二静电放电模块400设置于隔离环结构113之内的第一衬底110中且关于焊盘槽111对称设置，可以实现对第一晶圆100中隔离环结构113与焊盘槽111之间的冗余面积的再利用，且与将第一静电放电模块300和第二静电放电模块400均设置于第二晶圆200中的方案相比，可以缩减第二晶圆200的尺寸，使得第一晶圆100与第二晶圆200的尺寸一致，进而可以提高所形成的半导体结构的集成度。

相应地，本发明实施例还提供了一种半导体结构的形成方法。

参见图3，提供第一晶圆100，第一晶圆100包括第一衬底110和位于第一衬底110上的第一介质层120，第一晶圆100包括第一区域I。

本实施例中，第一晶圆100为感光晶圆。具体地，第一晶圆100内具有多个图像传感芯片，后续实现第一晶圆100和第二晶圆的键合后，第一晶圆100和第二晶圆用于构成3D堆叠背照式CMOS图像传感器。为此，图像传感芯片相应为CMOS图像传感芯片。

第一晶圆100包括第一衬底110。

本实施例中，第一衬底110为硅衬底。在其他实施例中，第一衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。

本实施例中，第一晶圆100还包括第一介质层120。

第一介质层120的材料可以为低k介质材料或超低k介质材料，从而可以有效地降低形成于其中的第一互连结构之间的寄生电容，进而减小器件的RC延迟。其中，低k介质材料指相对介电常数大于或等于2.6且小于或等于3.9的介质材料，超低k介质材料指相对介电常数小于2.6的介质材料。

本实施例中，第一介质层120的材料为多孔硅碳氢氧(SiOCH)。在其他实施例中，第一介质层的材料还能够为硅醇(SiOH)、掺氟的氧化硅(FSG)、掺硼的氧化硅(BSG)、掺磷的氧化硅(PSG)、掺硼磷的氧化硅(BPSG)、氢化硅倍半氧烷(HSQ)或甲基硅倍半氧烷(MSQ)等。

第一晶圆100包括第一区域I，第一区域I为第一晶圆100的芯片区域的一部分。其中，第一晶圆100的芯片区域中形成有各种CMOS器件，CMOS器件包括但不限于晶体管和光电二极管。

第一区域I的第一介质层120中形成有第一互连结构121和第一键合互连层122。

第一互连结构121包括由多层金属互连线构成的第一互连层结构(未标示)以及用于连接各层金属互连线的第一通孔结构(未标示)。

第一键合互连层122用于在实现第一晶圆100与第二晶圆的键合之后，实现与第二晶圆之间的电连接，从而实现第一晶圆100与第二晶圆之间的电连接。

本实施例中，第一键合互连层122的材料为铜。在其他实施例中，第一键合互连层的材料还能够为其他的金属材料，如钨、铝等。

第一晶圆100的制备过程中，在第一区域I的第一介质层120中形成第一互连结构121和第一键合互连结构122。

本实施例中，半导体结构还包括：第一静电放电保护模块300。其中，在第一晶圆100的第一衬底中形成焊盘槽111和隔离环结构113之后，第一静电放电保护模块300位于焊盘槽111第一侧的第一衬底110中，且位于隔离环结构113之内。

第一静电放电模块300用于对第一晶圆100进行静电放电保护。具体地，第一静电放电模块300用于对第一晶圆100的信号输入端和信号输出端的静电放电电荷进行释放，以保护第一晶圆100的内部电路免受静电的损害。

第一静电放电模块300可以为任何类型的适宜对第一晶圆100进行静电保护的元器件，在此不做限制。

第一静电放电保护模块300设置于焊盘槽111第一侧的第一衬底110中，且位于隔离环结构113之内，可以实现对第一衬底110中焊盘槽111与隔离环结构113之间的冗余面积充分再利用，从而可以提高所形成的半导体结构的集成度。

在制备第一晶圆100的过程中，在第一区域I的第一衬底110中嵌入第一静电放电保护模块300。

相应地，本实施例中的半导体结构还包括：第一器件互连结构305，位于第一静电放电模块300下方的第一介质层120中，且分别与第一静电放电模块300和第一互连结构221电连接。

第一器件互连结构305用于实现第一静电放电模块300与第一互连结构121之间的电连接。

本实施例中，部分第一互连结构121延伸至第一静电放电模块300下方的第一介质层120中，第一器件互连结构305位于第一静电放电模块300下方的第一介质层120中，且沿第一衬底110指向第一介质层120的方向第一器件互连结构305与位于延伸至第一静电放电模块300下方的第一介质层120中的部分第一互连结构121的上方并与之相接触，从而实现与第一互连结构121之间的电连接。

第一器件互连结构305可以包括多层金属层构成的第一器件互连层和用于连接各层金属层的第一器件通孔结构。

在制备第一晶圆100的过程中，在第一区域I的第一介质层120中形成第一器件互连结构305。作为一种示例，在形成第一区域I的第一介质层120中形成第一互连结构121的过程中，在在第一区域I的第一介质层120中形成第一器件互连结构305。

本实施例中，半导体结构还包括第二静电放电模块400。其中，在第一衬底110中形成焊盘槽111和隔离环结构113之后，第二静电放电模块400位于焊盘槽111第二侧的第一衬底110中，且位于隔离环结构113之内；第一侧与第二侧相对设置。换言之，第二静电放电模块400与第一静电放电保护模块300关于焊盘槽111对称设置。

第二静电放电模块400用于对第二晶圆200进行静电放电保护。具体地，第二静电放电模块400用于对第二晶圆200的信号输入端和信号输出端的静电放电电荷进行释放，以保护第二晶圆200的内部电路免受静电的损害。

在制备第一晶圆100的过程中，在第一区域I的第一衬底110中嵌入第二静电放电保护模块400。

相应地，本实施例中的半导体结构还包括：第二器件互连结构405，位于第二静电放电模块400下方的第一介质层120和第二介质层210中，且分别与第二静电放电模块400和第二互连结构221电连接。

第二器件互连结构405用于实现第二静电放电模块400与第二互连结构221之间的电连接。

本实施例中，部分第二互连结构221延伸至第二静电放电模块400下方的第二介质层220中，第二器件互连结构405位于第二静电放电模块400下方的第一介质层120和第二介质层220中，且沿第一衬底110指向第一介质层120的方向第二器件互连结构405位于该延伸至第二静电放电模块400下方的第二介质层220中的部分第二互连结构221的上方并与之相接触，从而实现与第二互连结构221之间的电连接。

第二器件互连结构405可以包括多层金属层构成的第二器件互连层和用于连接各层金属层的第二器件通孔结构。

本实施例中，第二器件互连结构405包括位于第一区域I的第一介质层120中的第一子器件互连结构4051和位于第一区域I的第二介质层220中的第二子器件互连结构4052。

相应地，在制备第一晶圆100和第二晶圆的过程中，形成第二器件互连结构405。具体地，在制备第一晶圆100的过程中，在第一区域I的第一介质层120中形成第一子器件互连结构4051；在制第二晶圆的过程中，在第二区域的第二介质层220中形成第二子器件互连结构4052；第二区域与第一区域I相对设置。

作为一种示例，在形成第一区域I的第一介质层120中形成第一互连结构的过程中，形成第一子器件互连结构4051，并在第二区域II的第二介质层220中形成第二互连结构的过程中，形成第二子器件互连结构4052。

如前，为避免对第一晶圆100内其他结构造成不良影响，隔离环结构113与焊盘槽111之间具有预设的间隔距离，将第一静电放电模块300和第二静电放电模块400设置于隔离环结构113之内的第一衬底110中且关于焊盘槽111对称设置，可以实现对第一晶圆100中隔离环结构113与焊盘槽111之间的冗余面积的再利用，且与将第一静电放电模块300和第二静电放电模块400均设置于第二晶圆200中的方案相比，可以缩减第二晶圆200的尺寸，使得第一晶圆100与第二晶圆200的尺寸一致，进而可以提高所形成的半导体结构的集成度。

需要说明的是，第一晶圆100的制备方法可以选用本领域常用的各种方法，在此不再赘述。

结合参考图4，本实施例中，半导体结构的形成方法还包括：提供第二晶圆200，第二晶圆200包括第二衬底210以及位于第二衬底210上的第二介质层220，第二晶圆200包括第二区域II，第二区域II与第一区域I相对设置。

本实施例中，第二晶圆200为信号处理晶圆。具体地，第二晶圆200内具有多个信号处理芯片，信号处理芯片用于对光信号转化得到的电信号进行处理。

本实施例中，第二晶圆200的尺寸与第一晶圆100的尺寸一致，相应地，第二晶圆200包括第二区域II，第二区域II与第一区域I的位置相对应。

第二晶圆200包括第二衬底210和位于第二衬底210上的第二介质层220，且第二区域II的第二介质层220中形成有第一互连结构221和第二键合互连层222。

关于第二衬底210、第二介质层220、第二互连层结构221和第二键合互连层222，可参考前述对第一晶圆100的相应描述，且第二晶圆200的制备方法可以选用本领域常用的各种方法，在此不再赘述。

如前，本实施例中，第二器件互连结构405包括位于第一区域I的第一介质层120中的第一子器件互连结构4051和位于第一区域I的第二介质层220中的第二子器件互连结构4052。相应地，在制备第二晶圆200的过程中，在形成第二区域II的第二介质层220中形成第二子器件互连结构4052。作为一种示例，在形成第二区域II的第二介质层220中形成第二互连结构的过程中，在第一区域I的第二介质层220中形成第二子器件互连结构4052。

结合参考图5，本实施例中，半导体结构的形成方法还包括：使第一介质层120朝向第二介质层210，实现第一晶圆100与第二晶圆200之间的键合。

将第一晶圆100键合于第二晶圆200上，使第二晶圆200对第一晶圆100起到支撑作用，在后续工艺过程中，第二晶圆200能够提高第一晶圆100的机械强度，降低第一晶圆100发生断裂问题的概率，从而提高了所形成半导体结构的可靠性。

本实施例中，第二晶圆200和第一晶圆100通过键合工艺实现键合。具体地，键合工艺可以为熔融键合(Fusion Bonding)工艺。通过采用熔融键合工艺，第二晶圆200和第一晶圆100之间通过Si-O键实现键合，从而提高了第二晶圆200和第一晶圆100的结合力。

如前，本实施例中，第二器件互连结构405包括位于第一区域I的第一介质层120中的第一子器件互连结构4051和位于第一区域I的第二介质层220中的第二子器件互连结构4052。相应地，在第二晶圆200和第一晶圆100键合之后，第一子器件互连结构4051和第二子器件互连结构4052相接触并电连接。

本实施例中，将第一晶圆100键合于第二晶圆200上后，还包括：对第一衬底110背向第一介质层120的表面进行减薄(grinding)处理。

对第一衬底110进行减薄处理，从而减小第一衬底110的厚度，以减小入射光程，并可以降低后续形成焊垫槽和隔离环结构的刻蚀难度。

减薄后第一衬底110的厚度可以根据实际工艺需求进行设置。作为一种示例，减薄后第一衬底110的厚度为3μm～10μm。

结合参考图6，在第一区域I的第一衬底110中形成隔离环结构113，且第一衬底110指向第一介质层120的方向隔离环结构113沿贯穿第一衬底110。

本实施例中，后续在第一衬底110和第一介质层120中形成焊盘槽之后，隔离环结构113在第一衬底110中环绕于焊盘槽的外围，从而可以对焊盘槽起到电学隔离的作用。

具体地，后续在第一衬底110和第一介质层120中形成焊盘槽和位于焊盘槽内的焊盘结构之后，隔离环结构113的设置，使得在通过焊盘结构与外部之间实现电连接或针测的过程中，可以避免焊盘槽的侧壁产生的寄生电容对第一衬底造成的不良影响，并可以防止焊盘槽的侧壁向第一衬底漏电，故可以提高所形成的CMOS图像传感器的性能。

本实施例中，隔离环结构113包括第一深沟槽隔离结构，后续在第一衬底110和第一介质层120中形成焊盘槽和位于焊盘槽内的焊盘结构之后，第一深沟槽隔离结构在第一衬底110中环绕于焊盘槽的外围且沿第一衬底指向第一介质层的方向贯穿第一衬底110。

本实施例中，第一深沟槽隔离结构包括第一深沟槽、位于第一深沟槽的底部和侧壁的第一隔离层和位于第一隔离层上且填充第一深沟槽的第一导电介质。

相应地，形成第一深沟槽隔离结构的步骤包括：在第一衬底中形成第一深沟槽(未标示)；在第一深沟槽的底部和侧壁形成第一隔离层；在第一隔离层上形成填充第一深沟槽的第一隔离材料层，形成第一深沟槽隔离结构。

形成第一深沟槽的步骤包括：在第一衬底110背向第一介质层120的表面上形成图案化的第一掩膜层(未示出)；以图案化的第一掩膜层为掩膜刻蚀第一衬底110，形成第一深沟槽(未示出)；形成第一深沟槽之后，去除剩余的第一掩膜层。

第一掩膜层的材料为光刻胶。相应地，形成图案化第一掩膜层的工艺包括显影、光刻工艺。

本实施例中，以图案化的第一掩膜层为掩膜刻蚀第一衬底110的工艺为干法刻蚀工艺。

本实施例中，第一隔离层的材料为氧化硅。在其他实施例中，第一隔离层还能够采用其他适宜的材料制成，如高k介质材料等。

本实施例中，形成第一隔离层的工艺为原子层沉积工艺。

本实施例中，第一隔离材料层的材料为钨。在其他实施例中，第一隔离材料层的材料还能够为多晶硅或其他金属材料(如铜)。

形成第一隔离材料层的步骤包括：形成覆盖第一衬底110和第一隔离层且填充于第一深沟槽内的第一初始隔离材料层；平坦化第一初始隔离材料层，直至暴露出第一衬底的表面，形成位于第一隔离材料层。

本实施例中，形成第一隔离材料层的工艺为化学气相沉积工艺。具体地，采用行高密度等离子体(HDP)化学气相沉积形成第一隔离材料层。

本实施例中，平坦化第一隔离材料层的工艺为化学机械研磨工艺。

在其他实施例中，隔离环结构还能够包括浅沟槽隔离结构和位于浅沟槽隔离结构上的第二深沟槽隔离结构。

在该实施例中，浅沟槽隔离结构包括浅沟槽和填充于浅沟槽内的第二隔离材料层。在另外的实施例中，浅沟槽内还能够可选择性填充导电介质，如铜或钨等。

在该实施例中，第二隔离材料层的材料为氧化硅。

在该实施例中，第二深沟槽隔离结构包括第二深沟槽、位于第二深沟槽的底部和侧壁的第二隔离层和位于第二隔离层上且填充于第二深沟槽内的第二隔离材料层。

关于第二深沟槽、第二隔离层和第二隔离材料层请参照第一深沟槽隔离结构中的相应的内容执行，在此不再赘述。

相应地，形成浅沟槽隔离结构和位于浅沟槽隔离结构上的第二深沟槽隔离结构的步骤包括：实现第一晶圆与第二晶圆之间的键合之前，在第一衬底朝向第一介质层的表面上形成浅沟槽；在浅沟槽内填充第二隔离材料层，形成浅沟槽隔离结构；实现第一晶圆与第二晶圆之间的键合之后，在浅沟槽隔离结构上方的第一衬底中形成第二深沟槽；在第二深沟槽的底部和侧壁形成第二隔离层；在第二隔离层上形成填充深沟槽的第三隔离材料层，形成第二深沟槽隔离结构。

形成浅沟槽的步骤包括：在第一衬底110朝向第一介质层120的表面上形成图案化的第二掩膜层(未示出)；以图案化的第二掩膜层为掩膜刻蚀第一衬底110，形成浅沟槽；形成浅沟槽之后，去除剩余的第二掩膜层。

在该实施例中，第二掩膜层的材料为光刻胶。相应地，形成图案化第二掩膜层的工艺包括显影、光刻工艺。

在该实施例中，以图案化的第二掩膜层为掩膜刻蚀第一衬的工艺为干法刻蚀工艺。

在浅沟槽内填充第二隔离材料层的步骤包括：形成覆盖第一衬底朝向第一介质层的表面且填充于浅沟槽内的第二隔离材料层；平坦化第二隔离材料层，直至暴露出第一衬底朝向第一介质层的表面。

在该实施例中，形成第二隔离材料层的工艺为化学气相沉积工艺。

在该实施例中，平坦化第一隔离材料层的工艺为化学机械研磨工艺。

关于第二深沟槽隔离结构的形成方法请参见第一深沟槽隔离结构的形成方法的内容执行，在此不再赘述。

上述以隔离环结构113的数量为一个进行示例。可以理解的是，根据实际需要隔离环结构的数量还能够为多个。其中，当隔离环结构的数量为多个时，每个隔离环结构能够为上述两种中任一种。

隔离环结构113的形状可以根据第一区域I的形状相同也可以不同。如图2所示，本实施例中，隔离环结构113的形状与第一区域I的形状相同，为矩形。在其他实施例中，隔离环的结构还能够为圆形等。

需要说明的是，在3D堆叠背照式CMOS图像传感器中，第一晶圆100的第一衬底110中形成有浅沟槽隔离结构和深沟槽隔离结构。隔离环结构113在形成第一衬底110中的浅沟槽隔离结构和深沟槽隔离结构的工艺步骤中一同形成，从而使得形成的隔离环结构113的过程中不需要增加额外的掩膜，以有利于节省工艺成本。

结合参考图7，在第一区域I的第一衬底110和第一介质层120中形成焊盘槽111，沿第一衬底110指向第一介质层120的方向焊盘槽111贯穿第一衬底110且还延伸至部分厚度的第一介质层120中。

焊盘槽111用于在其中形成焊盘结构112，从而通过焊盘结构112实现半导体结构的电性引出。

本实施例中，沿第一衬底110指向第一介质层120的方向焊盘槽111贯穿第一衬底110且还延伸至部分厚度的第一介质层120中，使得形成于其中的焊盘结构112可以部分延伸至第一介质层120中，从而与形成于第一介质层120中的第一互连结构相接触，进而实现与第一互连结构的电连接。

本实施例中，焊盘槽111包括位于第一介质层120中的第一互连通孔(未标示)和位于第一衬底110中的第一互连沟槽(未标示)，且第一互连沟槽与第一互连通孔相连通且位于第一互连通孔的上方。

相应地，形成焊盘槽111的步骤包括：在第一衬底110背向第一介质层120的表面上形成图案化的第三掩膜层；以第三掩膜层为掩膜刻蚀第一衬底110，形成沿第一衬底110指向第一介质层120的方向贯穿第一衬底110的第一互连沟槽；形成第一互连沟槽之后，刻蚀第一互连沟槽底部部分厚度的第一介质层120，形成第一互连通孔。

本实施例中，第三掩膜层为光刻胶层。相应地，形成图案化的第三掩膜层的工艺包括显影、光刻等。

本实施例中，以第三掩膜层为掩膜刻蚀第一衬底110和部分厚度的第一介质层120的工艺为干法刻蚀工艺。具体地，干法刻蚀工艺为深层等离子体干法刻蚀工艺。深层等离子体刻蚀能制作出内壁比较平滑的第一互连沟槽和第一互连通孔，且对第一衬底和第一介质层的机械和物理损伤小。在其他实施例中，形成焊盘槽的工艺还能够为激光加工、氢氧化钾湿法刻蚀或光辅助电化学刻蚀等。

结合参考图8，在焊盘槽111中形成焊盘结构112。

焊盘结构112用于实现所形成的半导体结构的电性引出。具体地，焊盘结构112用于实现所形成的3D堆叠背照式CMOS图像传感器的电性引出。

本实施例中，焊盘结构112包括焊盘通孔(未标示)和位于焊盘通孔上方的焊盘金属层(未标示)。在其他实施例中，焊盘结构112还能够包括多层的焊盘金属层和用于实现焊盘金属层之间互连的多个焊盘通孔。

本实施例中，焊盘结构的材料为铝，铝具有质轻、可机加工性强、物理和力学性能好、以及抗腐蚀性好，适于用作焊盘结构的材料。

本实施例中，半导体结构还包括：钝化层114，位于第一衬底110背向第一介质层120的表面上，且覆盖焊盘槽111的侧壁和焊盘结构112的部分顶部表面。

钝化层114用于实现焊盘槽111的侧壁与第一衬底110之间的隔离，并用于对第一衬底背向第一介质层的表面、焊盘槽111的侧壁和焊盘结构112的部分顶部表面起到保护作用。同时，钝化层114还用于对第一衬底110背向第一介质层120的表面、焊盘槽111的侧壁和焊盘结构112的部分顶部表面起到保护作用。

本实施例中，钝化层114的材料为氮化硅(SiN)。在其他实施例中，钝化层114的材料还能能够为氧化硅(SiO

本实施例中，形成焊盘槽111之后，在同一工艺步骤中形成钝化层114和焊盘结构112。

具体地，形成钝化层114和焊盘结构112的步骤包括：在第一互连通孔内填充焊盘材料，形成焊盘通孔；形成焊盘通孔之后，形成保形覆盖第一衬底的表面、焊盘槽的底部和侧壁的第二钝化层，第二钝化层还覆盖焊盘通孔；刻蚀焊盘槽的底部的第二钝化层，形成焊盘互连槽；在焊盘槽内形成焊盘互连层；形成覆盖第二钝化和焊盘互连层的第三钝化层；刻蚀第三钝化层，形成位于焊盘互连层上的开口，开口暴露出焊盘互连层的部分顶部表面。

本实施例中，形成焊盘结构112和钝化层114之后，开口作为焊盘结构112的电性引出窗口，通过电性引出窗口实现焊盘结构112与外部的电连接，进而实现3D堆叠背照式CMOS图像传感器与外部之间的电连接，并实现对3D堆叠背照式CMOS图像传感器的针测。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。