半导体装置

本申请要求于2022年6月20日在韩国知识产权局提交的第10-2022-0075121号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。

技术领域

本公开涉及半导体装置。

背景技术

随着对半导体装置的高性能、高速度和/或多功能的需求增加，半导体装置的集成度已经增大。具有高集成密度的半导体装置可以包括具有精细宽度或在其间具有精细间距的图案。此外，为了克服由平面金属氧化物半导体FET(MOSFET)的尺寸的减小导致的操作特性的限制，已经做出了努力以开发包括具有三维结构的沟道的半导体装置(例如，FinFET)。

发明内容

示例实施例提供了一种具有增大的集成度和改善的电特性的半导体装置。

根据示例实施例，一种半导体装置包括：第一有源区域和第二有源区域，位于基底上并且在第一方向上延伸；第一栅极结构和第二栅极结构，分别位于第一有源区域和第二有源区域上，第一栅极结构和第二栅极结构在第二方向上延伸并且在第二方向上彼此间隔开；第一源极/漏极区域和第二源极/漏极区域，分别位于第一有源区域和第二有源区域上并且与第一栅极结构和第二栅极结构相邻；第一接触插塞和第二接触插塞，位于第一源极/漏极区域和第二源极/漏极区域上并且分别连接到第一源极/漏极区域和第二源极/漏极区域；以及垂直掩埋结构，位于第一栅极结构与第二栅极结构之间并且位于第一源极/漏极区域与第二源极/漏极区域之间。垂直掩埋结构可以包括在第二方向上彼此间隔开的第一侧表面和第二侧表面，并且第一接触插塞接触垂直掩埋结构的第一侧表面。

根据示例实施例，一种半导体装置包括：第一有源区域和第二有源区域，位于基底上并且在第一方向上延伸；第一栅极结构和第二栅极结构，分别位于第一有源区域和第二有源区域上，第一栅极结构和第二栅极结构在第二方向上延伸并且在第二方向上彼此间隔开；第一源极/漏极区域和第二源极/漏极区域，分别位于第一有源区域和第二有源区域上并且与第一栅极结构和第二栅极结构相邻；第一接触插塞和第二接触插塞，位于第一源极/漏极区域和第二源极/漏极区域上并且分别连接到第一源极/漏极区域和第二源极/漏极区域；以及垂直掩埋结构，位于第一源极/漏极区域与第二源极/漏极区域之间。垂直掩埋结构可以包括在第二方向上彼此间隔开的第一侧表面和第二侧表面，并且第一接触插塞接触垂直掩埋结构的第一侧表面。第一接触插塞可以包括在第二方向上彼此间隔开的第一端部和第二端部，并且在平面图中，第一接触插塞的第一端部位于垂直掩埋结构中。

根据示例实施例，一种半导体装置包括：第一有源区域和第二有源区域，位于基底上并且在第一方向上延伸；第一栅极结构和第二栅极结构，分别位于第一有源区域和第二有源区域上，第一栅极结构和第二栅极结构在第二方向上延伸并且在第二方向上彼此间隔开；第一源极/漏极区域和第二源极/漏极区域，分别位于第一有源区域和第二有源区域上并且与第一栅极结构和第二栅极结构相邻；第一接触插塞和第二接触插塞，位于第一源极/漏极区域和第二源极/漏极区域上并且分别连接到第一源极/漏极区域和第二源极/漏极区域；垂直掩埋结构，包括在第二方向上彼此间隔开的第一侧表面和第二侧表面，第一接触插塞接触第一侧表面的上部；以及水平掩埋结构，接触垂直掩埋结构的下表面。垂直掩埋结构的最上端可以位于比第一源极/漏极区域的最上端距基底远的水平上。

附图说明

通过下面结合附图进行的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点。

图1A和图1B是示出根据示例实施例的半导体装置的平面图。

图2A至图2C是示出根据示例实施例的半导体装置的剖视图。

图3A和图3B是示出根据示例实施例的半导体装置的示意性剖视图。

图4是示出根据示例实施例的半导体装置的示意性剖视图。

图5A和图5B是示出根据示例实施例的半导体装置的示意性剖视图。

图6是示出根据示例实施例的半导体装置的平面图。

图7A至图7C是示出根据示例实施例的半导体装置的剖视图。

图8A至图19C是示出根据示例实施例的制造半导体装置的方法的工艺序列的图。

图20A至图20D是示出根据示例实施例的制造半导体装置的方法的工艺序列的图。

具体实施方式

在下文中，将参照附图描述示例实施例。

在下面的描述中，除非另外指出，否则术语“上”、“上部”、“上表面”、“下”、“下部”、“下表面”、“侧表面”等参照附图来使用。尽管在此可以使用术语“第一”、“第二”或其他术语来描述各种元件，但这些元件不应受这些术语限制。那些术语仅用于将一个元件与另一元件区分开。例如，在不脱离公开的教导的情况下，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件。如在此使用的，“覆盖”或“围绕”或“填充”另一元件或区域的元件或区域可以完全地或部分地覆盖或围绕或填充所述另一元件或区域。

图1A和图1B是示出根据示例实施例的半导体装置的平面图。图1B是图1A的区域“A”中的被选组件(例如，主要组件)的放大平面图。

图2A、图2B和图2C是示出根据示例实施例的半导体装置的剖视图。图2A至图2C是分别沿着图1A的线I-I'、线II-II'和线III-III'截取的剖视图。为了易于描述，在图1A和图1B中仅示出了半导体装置的被选组件(例如，主要组件)。

参照图1A至图2C，半导体装置100可以包括基底101、沟道结构140、第一栅极结构160A、第二栅极结构160B、第一源极/漏极区域150A、第二源极/漏极区域150B、第一接触插塞195A、第二接触插塞195B和垂直掩埋结构170，基底101包括有源区域105，沟道结构140包括在有源区域105上彼此竖直地间隔开的第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144，第一栅极结构160A和第二栅极结构160B在有源区域105上延伸(例如，穿过有源区域105或与有源区域105交叉)并且分别包括栅电极165，第一源极/漏极区域150A和第二源极/漏极区域150B接触沟道结构140，第一接触插塞195A和第二接触插塞195B分别连接到第一源极/漏极区域150A和第二源极/漏极区域150B，垂直掩埋结构170连接到第一接触插塞195A。半导体装置100还可以包括隔离层110、内间隔件层130、垂直绝缘层172、水平掩埋结构180、第一层间绝缘层192和第二层间绝缘层194。第一栅极结构160A和第二栅极结构160B中的每个可以包括栅极介电层162、栅极间隔件层164和栅电极165。

在半导体装置100中，栅电极165可以设置在有源区域105与沟道结构140之间、沟道结构140的第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144之间以及沟道结构140上。因此，半导体装置100可以包括具有多桥沟道FET(MBCFET

基底101可以具有在X方向(也称为第一方向或第一水平方向)和Y方向(也称为第二方向或第二水平方向)上延伸的上表面。基底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族化合物半导体。例如，IV族半导体可以包括硅、锗或硅锗。基底101可以设置为体晶圆、外延层、绝缘体上硅(SOI)层、绝缘体上半导体(SeOI)层等。

基底101可以包括设置在其上的有源区域105。然而，根据描述方法，可以将有源区域105描述为独立于基底101。在一些实施例中，可以去除在有源区域105下方的基底101。

有源区域105可以设置为在第一方向(例如，X方向)上延伸。有源区域105可以被限定为距基底101的一部分的上表面预定深度。有源区域105可以形成为基底101的一部分，或者可以包括从基底101生长的外延层。有源区域105中的每个可以包括向上突出的有源鳍。有源区域105可以与沟道结构140一起构成晶体管的沟道区域形成在其中的有源结构。有源区域105中的每个可以包括杂质区域。杂质区域可以构成晶体管的阱区域的至少一部分。如在此使用的，“元件A在方向X上延伸”(或类似语言)可以意味着元件A在方向X上纵向地(或“纵长地”)延伸。

隔离层110可以设置在沿Y方向相邻的有源区域105之间。有源区域105的上表面可以设置在比隔离层110的上表面的水平高的水平上。有源区域105的部分可以在与第一栅极结构160A和第二栅极结构160B相邻的相对侧上凹陷，第一源极/漏极区域150A和第二源极/漏极区域150B可以分别设置在凹陷的区域中。

隔离层110可以填充有源区域105之间的空间，并且可以限定基底101中的有源区域105。可以通过例如浅沟槽隔离(STI)工艺来形成隔离层110。隔离层110可以暴露有源区域105的上表面，或者可以暴露有源区域105的上表面的一部分。隔离层110可以由绝缘材料形成。隔离层110可以包括例如氧化物、氮化物或其组合。

第一栅极结构160A和第二栅极结构160B可以设置在有源区域105上，以在有源区域105上(例如，穿过有源区域105或与有源区域105交叉)并且在第二方向(例如，Y方向)上延伸。晶体管的沟道区域可以形成在与第一栅极结构160A和第二栅极结构160B的栅电极165交叉的有源区域105以及沟道结构140中。第一栅极结构160A和第二栅极结构160B可以在Y方向上设置成直线，并且可以设置为彼此间隔开。第一栅极结构160A和第二栅极结构160B可以构成具有不同电特性的晶体管。

第一栅极结构160A和第二栅极结构160B中的每个可以包括栅极介电层162、栅极间隔件层164和栅电极165。在示例实施例中，第一栅极结构160A和第二栅极结构160B中的每个还可以包括在栅电极165的上表面上的覆盖层。在一些实施例中，第一层间绝缘层192的在第一栅极结构160A和第二栅极结构160B上的部分可以被称为栅极覆盖层。

栅极介电层162可以设置在有源区域105与栅电极165之间以及沟道结构140与栅电极165之间，并且可以设置为覆盖栅电极165的表面的至少一部分。例如，栅极介电层162可以设置为围绕栅电极165的除了上表面之外的所有表面。栅极介电层162可以在栅电极165与栅极间隔件层164之间延伸，但示例实施例不限于此。栅极介电层162可以包括例如氧化物、氮化物或高κ介电材料。高κ介电材料可以指具有比氧化硅(SiO

栅电极165可以包括导电材料，例如金属氮化物(诸如，氮化钛(TiN)、氮化钽(TaN)和/或氮化钨(WN))、金属(诸如，铝(Al)、钨(W)和/或钼(Mo))和/或半导体材料(诸如，掺杂的多晶硅)。在一些实施例中，栅电极165可以具有多层结构。

栅极间隔件层164可以设置在沟道结构140上的栅电极165的相对侧表面上。栅极间隔件层164可以使源极/漏极区域150A和150B与栅电极165绝缘。根据示例实施例，栅极间隔件层164的上端的形状可以被不同地改变，并且栅极间隔件层164可以具有多层结构。栅极间隔件层164可以由例如氧化物、氮化物、氮氧化物和/或低κ介电材料形成。在一些实施例中，栅极间隔件层164可以是低κ介电材料。如在此使用的，术语“和/或”包括相关所列项中的一个或更多个的任何组合和全部组合。

在一些实施例中，第一栅极结构160A和第二栅极结构160B可以包括不同材料的栅电极165，或者可以具有在X方向上的长度不同的栅电极165。

沟道结构140可以在有源区域105与第一栅极结构160A和第二栅极结构160B交叉的区域中设置在有源区域105上。沟道结构140中的每个可以包括第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144(设置为在Z方向(也称为第三方向或竖直方向)上彼此间隔开的两个或更多个沟道层)。沟道结构140可以连接到第一源极/漏极区域150A和第二源极/漏极区域150B。沟道结构140可以在Y方向上具有与有源区域105的宽度相等或比有源区域105的宽度小的宽度，并且可以在X方向上具有与第一栅极结构160A和第二栅极结构160B的宽度相等或近似的宽度。在Y方向上的剖面中，在第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144之中，设置在下部中的沟道层可以具有与设置在上部中的沟道层的宽度相等或比设置在上部中的沟道层的宽度大的宽度。在一些实施例中，与第一栅极结构160A和第二栅极结构160B的宽度相比，沟道结构140可以具有减小的宽度，使得沟道结构140的侧表面设置在第一栅极结构160A和第二栅极结构160B下方。

沟道结构140可以由例如半导体材料形成，并且可以包括例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种。沟道结构140可以由例如与有源区域105的材料相同的材料形成。构成单个沟道结构140的沟道层的数量和形状可以根据示例实施例而变化。

第一源极/漏极区域150A和第二源极/漏极区域150B可以设置为分别在与第一栅极结构160A和第二栅极结构160B相邻的相对侧上接触沟道结构140。第一源极/漏极区域150A和第二源极/漏极区域150B可以设置在其中有源区域105的上部部分地凹陷的区域中。第一源极/漏极区域150A可以指通过第一接触插塞195A连接到垂直掩埋结构170的源极/漏极区域，并且第二源极/漏极区域150B可以指其他源极/漏极区域。第一源极/漏极区域150A可以通过第一接触插塞195A和垂直掩埋结构170电连接到水平掩埋结构180，以被施加电力。

第一源极/漏极区域150A和第二源极/漏极区域150B的上表面可以设置在与沟道结构140上的第一栅极结构160A和第二栅极结构160B的下表面的水平相同或近似的水平上。然而，第一源极/漏极区域150A和第二源极/漏极区域150B的上表面的水平可以根据示例实施例而变化。如图2C中所示，第一源极/漏极区域150A和第二源极/漏极区域150B在Y方向上的剖面中可以具有例如多边形形状、椭圆形形状等，但示例实施例不限于此。第一源极/漏极区域150A和第二源极/漏极区域150B可以包括半导体材料(例如，硅(Si)和/或锗(Ge))，并且还可以包括杂质。

内间隔件层130可以与栅电极165并排地在Z方向上设置在第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144之间。栅电极165可以通过内间隔件层130与第一源极/漏极区域150A和第二源极/漏极区域150B稳定地间隔开，以与第一源极/漏极区域150A和第二源极/漏极区域150B电分离。内间隔件层130可以具有面对栅电极165的侧表面向栅电极165的内部凸出地圆滑的形状，但示例实施例不限于此。内间隔件层130可以包括例如氧化物、氮化物、氮氧化物和/或低κ介电材料。在一些实施例中，内间隔件层130可以由低κ介电材料形成。然而，在一些实施例中，可以省略内间隔件层130。

第一接触插塞195A和第二接触插塞195B可以设置在第一源极/漏极区域150A和第二源极/漏极区域150B上。第一接触插塞195A可以穿透第一层间绝缘层192以连接到第一源极/漏极区域150A，第二接触插塞195B可以穿透第一层间绝缘层192以连接到第二源极/漏极区域150B。

如图1A中所示，第一接触插塞195A可以设置为在Y方向上突出到未设置第一栅极结构160A和第二栅极结构160B的区域。第一接触插塞195A可以突出到第一栅极结构160A和第二栅极结构160B在Y方向上彼此间隔开的区域或在X方向上与该区域叠置的区域。第一接触插塞195A可以在该区域中连接到垂直掩埋结构170。如图1B中所示，第一接触插塞195A可以在X方向上具有第一长度L1，并且在Y方向上具有比第一长度L1大的第二长度L2。在图1A中，第一接触插塞195A被示出为在Y方向上具有比第二接触插塞195B的长度大的长度，但第一接触插塞195A和第二接触插塞195B的相对长度不限于此。第一接触插塞195A与在Y方向上相邻的第二接触插塞195B之间的距离D1可以在例如约20纳米(nm)至约30nm的范围内。

第一接触插塞195A的一区域可以设置在垂直掩埋结构170上。在第一接触插塞195A的在Y方向上的侧表面之中，朝向垂直掩埋结构170定向的侧表面可以设置在垂直掩埋结构170上。在第一接触插塞195A中，如图1A中所示，连接到垂直掩埋结构170的端部195EP可以设置为在平面图中与垂直掩埋结构170叠置。在一些实施例中，如图2C中所示，第一接触插塞195A的上部(例如，端部195EP)可以在Z方向上与垂直掩埋结构170的下部叠置。第一接触插塞195A的包括端部195EP的区域可以在Z方向上与垂直掩埋结构170叠置。端部195EP可以在平面图中被垂直掩埋结构170围绕。第一接触插塞195A的包括端部195EP的区域也可以在X方向和Y方向上与垂直掩埋结构170叠置。如图2C中所示，第一接触插塞195A可以在接触垂直掩埋结构170的端部195EP中具有侧表面，该侧表面包括具有多个曲率的不规则弯曲表面。然而，该侧表面的详细形状可以根据示例实施例而变化。

第一接触插塞195A和第二接触插塞195B中的每个可以具有由于纵横比(aspectratio，或“高宽比”)而倾斜以具有在朝向基底101的方向上减小的宽度(例如，在X方向或Y方向上的宽度)的侧表面，但示例实施例不限于此。第一接触插塞195A和第二接触插塞195B可以设置为通过使第一源极/漏极区域150A和第二源极/漏极区域150B的部分凹陷而接触第一源极/漏极区域150A和第二源极/漏极区域150B的上表面和倾斜表面的部分。在一些实施例中，第一接触插塞195A和第二接触插塞195B可以设置为接触第一源极/漏极区域150A和第二源极/漏极区域150B的上表面而不使第一源极/漏极区域150A和第二源极/漏极区域150B凹陷。附加的栅极接触插塞可以在未示出的区域中进一步设置栅电极165上。

第一接触插塞195A和第二接触插塞195B中的每个可以包括设置在其下端上的金属硅化物层，并且还可以包括设置在其侧壁和金属硅化物层上的阻挡层。阻挡层可以包括例如金属氮化物，诸如氮化钛(TiN)、氮化钽(TaN)或氮化钨(WN)。第一接触插塞195A和第二接触插塞195B可以包括例如金属材料，诸如铝(Al)、钨(W)和/或钼(Mo)。构成第一接触插塞195A和第二接触插塞195B的导电层的数量和设置形式可以根据示例实施例而变化。

垂直掩埋结构170可以设置为将第一接触插塞195A和水平掩埋结构180彼此连接。垂直掩埋结构170可以设置为在Y方向上与第一栅极结构160A和第二栅极结构160B间隔开。如图1A和图1B中所示，垂直掩埋结构170可以形成在第一栅极结构160A和第二栅极结构160B在Y方向上彼此间隔开的区域中和/或在X方向上与该区域叠置的区域中。因此，垂直掩埋结构170可以在X方向上不与第一栅极结构160A和第二栅极结构160B叠置。

如图1B中所示，垂直掩埋结构170可以在X方向上具有第三长度L3，并且在Y方向上具有比第三长度L3小的第四长度L4。第四长度L4可以在例如约10nm至约40nm的范围内，详细地，在约20nm至约30nm的范围内。在一些实施例中，垂直掩埋结构170可以在平面图中具有圆形形状。在平面图中垂直掩埋结构170与第一接触插塞195A叠置的区域在Y方向上的长度L5可以在使端部195EP设置于垂直掩埋结构170上的范围内变化。

在本实施例中，垂直掩埋结构170的上表面可以设置在与第一接触插塞195A和第二接触插塞195B的上表面的水平基本相同的水平上。基底101距垂直掩埋结构170的最上端和距第一接触插塞195A和第二接触插塞195B的最上端是等距的。垂直掩埋结构170的上表面或上端可以设置在比第一源极/漏极区域150A和第二源极/漏极区域150B的上表面或上端的水平高的水平上。垂直掩埋结构170的最上端比第一源极/漏极区域150A和第二源极/漏极区域150B的最上端距基底101远。垂直掩埋结构170的下表面可以设置在比第一源极/漏极区域150A和第二源极/漏极区域150B的下表面的水平低的水平上，并且可以设置在比有源区域105的上表面和下表面的水平低的水平上。垂直掩埋结构170的最下端比第一源极/漏极区域150A和第二源极/漏极区域150B的最下端靠近基底101的底部。垂直掩埋结构170可以具有由于纵横比而倾斜以具有在朝向基底101的方向上减小的宽度的侧表面，但示例实施例不限于此。在垂直掩埋结构170中，Y方向上的宽度比Z方向上的高度可以在例如约1:2至约1:10(详细地，约1:3至约1:8)的范围内。如在此使用的，“水平V比水平W高”(或类似语言)可以意味着水平V到基底101比水平W到基底101远。

如图2C中所示，垂直掩埋结构170可以设置在沿Y方向彼此相邻的第一源极/漏极区域150A和第二源极/漏极区域150B之间。垂直掩埋结构170可以设置为通过第一上侧表面170L1(一个侧表面的上部区域)接触第一接触插塞195A。第一上侧表面170L1可以具有与相对的第二上侧表面170L2不对称的形状，并且可以包括具有不同倾斜度的区域。与第一上侧表面170L1相比，第二上侧表面170L2可以以与基底101的上表面几乎垂直的角度倾斜。第一上侧表面170L1可以具有通过从其上部部分地去除第一上侧表面170L1或使第一上侧表面170L1部分地凹陷而形成的形状。第一上侧表面170L1可以具有倾斜，使得其上端的位置在朝向第一源极/漏极区域150A的方向上降低。该倾斜不是直线而是可以包括多条曲线，但示例实施例不限于此。因此，垂直掩埋结构170(例如，垂直掩埋结构170的上部)可以在Y方向上的剖面中具有相对于中心不对称的形状。在一些实施例中，垂直掩埋结构170在Y方向上具有中心点，并且相对于在Z方向上延伸穿过中心点的假想线具有不对称的形状。

垂直掩埋结构170可以设置为通过第一层间绝缘层192和垂直绝缘层172与相邻的第二接触插塞195B间隔开，并且可以与相邻的第二接触插塞195B电分离。垂直掩埋结构170可以包括导电材料，例如金属材料(诸如，钼(Mo)、铝(Al)或钨(W))。

由于垂直掩埋结构170设置为通过其侧表面接触第一接触插塞195A，因此与垂直掩埋结构170仅通过其上表面接触第一接触插塞195A的情况相比，可以确保接触面积，并且可以显著减小第一接触插塞195A的在Y方向上的长度。因此，也可以显著减小第一栅极结构160A与第二栅极结构160B之间的距离，以进一步增大半导体装置100的集成度。

垂直绝缘层172可以设置为覆盖垂直掩埋结构170的侧表面。在垂直绝缘层172接触第一接触插塞195A的区域中，垂直绝缘层172可以从其上部被部分地去除以暴露垂直掩埋结构170。垂直绝缘层172可以包括绝缘材料，例如氧化物、氮化物和氮氧化物中的至少一种。

水平掩埋结构180可以连接到垂直掩埋结构170的下端或下表面。水平掩埋结构180可以构成施加电力或地电压的背侧电力输送网络(BSPDN)，并且可以被称为掩埋电力轨。例如，水平掩埋结构180可以是在一个方向(例如，X方向)上从垂直掩埋结构170的底部延伸的掩埋互连线，但水平掩埋结构180的形状不限于此。水平掩埋结构180还可以在未示出的区域中连接到未示出的垂直掩埋结构170。

水平掩埋结构180的侧表面可以覆盖有第二层间绝缘层194。水平掩埋结构180可以具有倾斜以具有在向上方向上减小的宽度的侧表面。水平掩埋结构180可以由诸如钨(W)、铜(Cu)、铝(Al)、钴(Co)、钌(Ru)、钛(Ti)和钼(Mo)中的至少一种的导电材料形成。

第一层间绝缘层192可以设置为覆盖第一源极/漏极区域150A、第二源极/漏极区域150B、第一栅极结构160A和第二栅极结构160B的上表面以及隔离层110的上表面。第二层间绝缘层194可以设置为覆盖基底101的下表面并围绕水平掩埋结构180。

第一层间绝缘层192和第二层间绝缘层194可以包括例如氧化物、氮化物、氮氧化物和/或低κ介电材料。在示例实施例中，第一层间绝缘层192和第二层间绝缘层194中的每个可以包括多个绝缘层。例如，在第一层间绝缘层192中，与将在下面参照图15描述的上绝缘层192S对应的氮化物层可以设置在垂直掩埋结构170与第二接触插塞195B之间的区域中，并且氧化物层可以设置在其他区域中。

通过将图2A至图2C的结构翻转而使得水平掩埋结构180设置在上部中，可以对半导体装置100进行封装，但半导体装置100的封装形式不限于此。由于半导体装置100包括设置在第一源极/漏极区域150A和第二源极/漏极区域150B下方的水平掩埋结构180，因此可以增大半导体装置100的集成度。此外，由于垂直掩埋结构170设置为通过其侧表面连接到第一接触插塞195A，因此可以显著减小接触电阻，并且可以显著减小第一栅极结构160A与第二栅极结构160B之间的距离，使得可以进一步增大半导体装置100的集成度。

在下面对示例实施例的描述中，将省略与参照图1A至图2C提供的描述重复的描述。

图3A和图3B是示出根据示例实施例的半导体装置的示意性剖视图。图3A和图3B示出了与图2C对应的区域。

参照图3A，在半导体装置100a的垂直掩埋结构170a中，接触第一接触插塞195A的第一上侧表面170L1的形状可以与图2C的示例实施例中的形状不同。

第一上侧表面170L1可以与相对的第二上侧表面170L2基本对称，并且可以具有与第二上侧表面170L2的倾斜相同或近似的倾斜。根据垂直掩埋结构170a的纵横比，第一上侧表面170L1和第二上侧表面170L2可以具有相同的横向(或“侧向”)倾斜。因此，垂直掩埋结构170在Y方向上的剖面中相对于中心可以是对称的。如上所述，垂直掩埋结构170和170a从上表面被去除的程度以及第一上侧表面170L1的根据该程度的形状可以根据示例实施例而变化。

在本实施例中，也可以从垂直绝缘层172的上部部分地去除垂直绝缘层172，以在垂直绝缘层172接触第一接触插塞195A的区域中暴露垂直掩埋结构170a。

参照图3B，在半导体装置100b中，第一接触插塞195Ab可以接触垂直掩埋结构170的侧表面的一部分和上表面的一部分。第一接触插塞195Ab可以接触垂直掩埋结构170的水平上表面的一部分。第一接触插塞195Ab可以设置在垂直掩埋结构170的上表面上以具有预定厚度。在本实施例中，第一接触插塞195Ab的上表面的水平可以比垂直掩埋结构170的上表面的水平高。在示例实施例中，第一接触插塞195Ab接触垂直掩埋结构170的上表面的区域的长度可以根据示例实施例而变化。本实施例中的第一接触插塞195Ab的形状也可以应用于其他实施例。

图4是示出根据示例实施例的半导体装置的示意性剖视图。图4示出了与图2C对应的区域。

参照图4，在半导体装置100c中，垂直掩埋结构170c可以形成为与第一接触插塞195Ac集成(一体化)。第一接触插塞195Ac和垂直掩埋结构170c可以包括单个导电层。该导电层可以由例如与第二接触插塞195B的材料相同的材料形成。如上所述，垂直掩埋结构170c和第一接触插塞195Ac形成为彼此集成(一体化)的形式可以应用于其他实施例。

图5A和图5B是示出根据示例实施例的半导体装置的示意性剖视图。图5A示出了与图2B对应的区域，图5B示出了与图2C对应的区域。

参照图5A和图5B，在半导体装置100d中，第一层间绝缘层192可以不设置在垂直掩埋结构170的外部。垂直掩埋结构170可以通过垂直绝缘层172与第一栅极结构160A和第二栅极结构160B的栅电极165电分离。此外，垂直掩埋结构170可以通过垂直绝缘层172与相邻的第二源极/漏极区域150B和相邻的第二接触插塞195B电分离。

如上所述，本实施例可以应用于其他实施例，并且垂直掩埋结构170的外部上的第一层间绝缘层192的设置和厚度可以根据示例实施例而变化。

图6是示出根据示例实施例的半导体装置的平面图。图6示出了与图1A对应的平面。

参照图6，在半导体装置100e中，垂直掩埋结构170e可以具有在X方向上延伸的线形状。垂直掩埋结构170e可以在例如多个第一栅极结构160A与多个第二栅极结构160B之间延伸。然而，垂直掩埋结构170e的在X方向上的长度可以根据示例实施例而变化。

在本实施例中，水平掩埋结构180(见图2C)可以设置为在各个方向上延伸。在一些实施例中，呈柱形状的过孔结构可以进一步设置在垂直掩埋结构170e与水平掩埋结构180之间。

图7A至图7C是示出根据示例实施例的半导体装置的剖视图。图7A至图7C示出了分别与图2A至图2C对应的剖面。

参照图7A至图7C，与根据图1A至图2C的示例实施例的半导体装置100不同，半导体装置100f可以不包括沟道结构140。因此，第一栅极结构160A和第二栅极结构160B的设置可以与上述示例实施例中的设置不同。半导体装置100f可以包括不包含附加沟道层的FinFET。

在半导体装置100f中，晶体管的沟道区域可以限于具有鳍结构(有源结构)的有源区域105。此外，在栅电极165中可以不插置附加沟道层。然而，栅电极165的其他描述和垂直掩埋结构170的描述可以等同地应用有图1A至图2C的示例实施例中的描述。半导体装置100f可以等同地应用于其他实施例，或者可以附加地设置在根据其他实施例的半导体装置的区域中。

图8A至图19C是示出根据示例实施例的制造半导体装置的方法的图。在一些实施例中，可以顺序地执行图8A至图19C中示出的操作。在图8A至图19C中，示出了制造图1A至图2C的半导体装置的方法的示例实施例。图8A、图9A、图10A、图11A、图12A、图13A、图14A和图19A示出了与图2A对应的剖面，图8B、图9B、图10B、图11B、图12B、图13B、图14B和图19B示出了与图2B对应的剖面，图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15至图18和图19C示出了与图2C对应的剖面。

参照图8A至图8C，可以在基底101上交替地堆叠牺牲层120以及第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144，并且可以形成包括有源区域105的有源结构。

可以通过后续工艺而用如图2A和图2B中示出的在第四沟道层144下方的栅极介电层162和栅电极165来替换牺牲层120。牺牲层120可以由相对于第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144中的每个具有蚀刻选择性的材料形成。第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144可以包括与牺牲层120的材料不同的材料。牺牲层120以及第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144可以包括包含例如硅(Si)、硅锗(SiGe)和锗(Ge)中的至少一种的半导体材料但可以包括不同的材料，并且可以包括或可以不包括杂质。例如，牺牲层120可以包括硅锗(SiGe)，第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144可以包括硅(Si)。

可以通过从基底101执行外延生长工艺来形成牺牲层120以及第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144。牺牲层120以及第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144中的每个可以具有在约1埃

然后，可以将牺牲层120、第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144以及基底101的上部区域图案化以形成有源结构。有源结构可以包括交替地堆叠的牺牲层120以及第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144，并且还可以包括通过去除基底101的一部分而形成为从基底101(例如，基底101的上表面或顶表面)突出的有源区域105。有源结构可以形成为在一个方向(例如，X方向)上延伸的线形状，并且可以形成为在Y方向上彼此间隔开。有源结构的侧表面可以根据纵横比而向下倾斜以使宽度增大。

通过用绝缘材料填充去除了基底101的一部分的区域并随后去除绝缘材料的一部分而使得有源区域105从基底101(例如，基底101的上表面或顶表面)突出，可以形成隔离层110。隔离层110的上表面可以形成为比有源区域105的上表面低。

参照图9A至图9C，可以在有源结构上形成牺牲栅极结构200和栅极间隔件层164。

牺牲栅极结构200可以是形成在如图2A和图2B中示出的其中栅极介电层162和栅电极165通过后续工艺设置在沟道结构140上的区域中的牺牲结构。牺牲栅极结构200可以具有在有源结构上延伸(例如，穿过有源结构或与有源结构交叉)且在一个方向上延伸的线形状。牺牲栅极结构200可以在例如Y方向上延伸，并且可以设置为在X方向上彼此间隔开。

牺牲栅极结构200可以包括顺序地堆叠的第一牺牲栅极层202、第二牺牲栅极层205和掩模图案层206。可以使用掩模图案层206将第一牺牲栅极层202和第二牺牲栅极层205图案化。第一牺牲栅极层202和第二牺牲栅极层205可以分别是绝缘层和导电层。然而，示例实施例不限于此，而第一牺牲栅极层202和第二牺牲栅极层205可以设置为单个层。例如，第一牺牲栅极层202可以包括氧化硅，第二牺牲栅极层205可以包括多晶硅。掩模图案层206可以包括氧化硅和/或氮化硅。

可以在牺牲栅极结构200的两个侧壁上形成栅极间隔件层164。栅极间隔件层164可以由例如低κ介电材料形成，并且在一些实施例中，栅极间隔件层164可以包括例如SiO、SiN、SiCN、SiOC、SiON、SiOCN和/或低κ介电材料。

参照图10A至图10C，在牺牲栅极结构200之间，可以部分地去除暴露的牺牲层120、第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144，并且可以形成内间隔件层130以及第一源极/漏极区域150A和第二源极/漏极区域150B。

可以使用牺牲栅极结构200和栅极间隔件层164作为掩模来部分地去除暴露的牺牲层120、第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144，以形成凹陷的区域。在本操作中，第一沟道层141、第二沟道层142、第三沟道层143和第四沟道层144可以构成沟道结构140，该沟道结构140具有在X方向上有限的长度。

然后，可以从牺牲层120的侧表面去除通过凹陷的区域暴露的牺牲层120的一部分。牺牲层120可以通过例如湿法蚀刻工艺而相对于沟道结构140被选择性地蚀刻，以在X方向上从侧表面被去除预定深度。通过上述横向蚀刻，牺牲层120可以具有向内凹入的侧表面。然而，牺牲层120的侧表面的形状不限于附图中示出的形状。

通过用绝缘材料填充去除了牺牲层120的区域，然后去除沉积在沟道结构140的外部上的绝缘材料，可以形成内间隔件层130。内间隔件层130可以由与栅极间隔件层164的材料相同的材料形成，但示例实施例不限于此。例如，内间隔件层130可以包括SiN、SiCN、SiOCN、SiBCN和/或SiBN。

第一源极/漏极区域150A和第二源极/漏极区域150B可以通过例如选择性外延工艺从有源区域105和沟道结构140的侧表面生长至形成。第一源极/漏极区域150A和第二源极/漏极区域150B可以通过原位掺杂而包括杂质，并且可以包括具有不同的掺杂元素和/或掺杂浓度的多个层。

参照图11A至图11C，可以形成第一层间绝缘层192，并且可以去除牺牲层120和牺牲栅极结构200。

通过形成绝缘层以覆盖牺牲栅极结构200、第一源极/漏极区域150A和第二源极/漏极区域150B，然后执行平坦化工艺，可以形成第一层间绝缘层192。

可以相对于栅极间隔件层164、第一层间绝缘层192、沟道结构140和内间隔件层130选择性地去除牺牲层120和牺牲栅极结构200。可以去除牺牲栅极结构200以形成上间隙区域UR，然后可以去除通过上间隙区域UR暴露的牺牲层120以形成下间隙区域LR。在去除工艺期间，可以通过第一层间绝缘层192和内间隔件层130来保护第一源极/漏极区域150A和第二源极/漏极区域150B。

参照图12A至图12C，可以形成栅极介电层162和栅电极165以形成第一栅极结构160A和第二栅极结构160B。

可以形成栅极介电层162和栅电极165以填充上间隙区域UR和下间隙区域LR。可以形成栅极介电层162以共形地覆盖上间隙区域UR和下间隙区域LR的内表面。可以形成栅电极165以完全地填充上间隙区域UR和下间隙区域LR，然后可以从上间隙区域UR中的栅电极165的上部将栅电极165与栅极介电层162和栅极间隔件层164一起去除预定深度。

栅极介电层162、栅电极165和栅极间隔件层164可以形成为在Y方向上连续地延伸，然后可以通过蚀刻工艺在一区域中被去除。因此，第一栅极结构160A和第二栅极结构160B可以形成为在Y方向上彼此分离。在一些实施例中，在去除工艺期间，可以在该一区域中仅去除栅电极165或者仅去除栅极介电层162和栅电极165。

可以在第一栅极结构160A和第二栅极结构160B上进一步形成第一层间绝缘层192。第一层间绝缘层192可以填充第一栅极结构160A与第二栅极结构160B之间的区域。

参照图13A至图13C，可以形成垂直掩埋结构170和垂直绝缘层172。

可以在沿Y方向与第一栅极结构160A和第二栅极结构160B间隔开的区域中形成垂直掩埋结构170。可以在沿Y方向彼此相邻的第一源极/漏极区域150A和第二源极/漏极区域150B之间的区域中形成垂直掩埋结构170。在该区域中，可以形成孔以穿过第一层间绝缘层192向基底101的内部延伸，然后可以在孔中顺序地形成绝缘层和导电层，以形成垂直绝缘层172和垂直掩埋结构170。可以形成垂直绝缘层172以共形地覆盖孔的底表面和内表面，并且可以形成垂直掩埋结构170以填充孔。

在一些实施例中，与图5A至图6的示例实施例类似，在上面参照图12A至图12C描述的操作中，可以不在第一栅极结构160A与第二栅极结构160B之间附加地形成第一层间绝缘层192，而是可以在本操作中形成垂直绝缘层172和垂直掩埋结构170，以制造半导体装置。然而，根据图5A至图6的示例实施例的制造方法不限于此。

参照图14A至图14C，可以形成掩模层ML以暴露其中第一接触插塞195A和第二接触插塞195B(见图1A至图2C)在Y方向上不延伸的区域。

例如，可以将掩模层ML图案化以暴露图1A的沿Y方向彼此相邻的第一接触插塞195A和第二接触插塞195B之间的区域。掩模层ML可以包括光掩模层和多个硬掩模层。

图15至图18示出了与图2C对应的剖面。

参照图15，可以在通过掩模层ML暴露的区域中将第一层间绝缘层192去除预定深度，并且可以形成包括与留存的第一层间绝缘层192的材料不同的材料的上绝缘层192S。

上绝缘层192S的一部分可以通过后续工艺保留以形成第一层间绝缘层192。例如，第一层间绝缘层192可以包括氧化硅，上绝缘层192S可以包括氮化硅。

参照图16，可以形成用于形成第一接触插塞195A和第二接触插塞195B(见图1A至图2C)的开口CR。

可以形成开口CR以暴露第一源极/漏极区域150A和第二源极/漏极区域150B的上表面。也可以通过开口CR的一部分暴露垂直绝缘层172和垂直掩埋结构170。通过选择性地去除第一层间绝缘层192的其中将要设置第一接触插塞195A和第二接触插塞195B的区域之中的除了上绝缘层192S之外的区域，可以形成开口CR。然而，当去除第一层间绝缘层192时，也可以去除通过开口CR暴露的垂直绝缘层172的一部分和垂直掩埋结构170的一部分。因此，垂直掩埋结构170可以在Y方向上的剖面中具有不对称的形状。在一些实施例中，也可以去除上绝缘层192S的一部分。

在图3A的示例实施例中，在制造工艺期间，在本操作中，可以极少地去除或相对较少地去除垂直绝缘层172，并且可以不去除垂直掩埋结构170。因此，可以附加地执行修整工艺以附加地去除左侧的垂直绝缘层172，因此，可以制造半导体装置。

参照图17，可以形成初步接触插塞层195p以填充开口CR。

可以形成初步接触插塞层195p，以填充开口CR并且覆盖设置在沿Y方向彼此相邻的开口CR之间的垂直掩埋结构170的上表面、垂直绝缘层172的上表面和上绝缘层192S的上表面。

参照图18，可以通过平坦化工艺去除初步接触插塞层195p的一部分，以形成第一接触插塞195A和第二接触插塞195B。

可以执行平坦化工艺以暴露垂直掩埋结构170的上表面、垂直绝缘层172的上表面和上绝缘层192S的上表面。因此，在Y方向上彼此相邻的第一接触插塞195A和第二接触插塞195B可以彼此物理地分离，并且还可以通过垂直绝缘层172和上绝缘层192S电分离。保留的上绝缘层192S可以被描述为构成第一层间绝缘层192的一部分，并且在下面的附图中将不被单独地示出。

在图3B的示例实施例中，在制造工艺中，在上面参照图15描述的操作中，可以将上绝缘层192S形成为从垂直掩埋结构170的上表面的一部分向左延伸。在本操作中，可以通过相对地减小平坦化厚度来制造半导体装置。

参照图19A至图19C，可以将参照图8A至图18形成的整个结构附着到载体基底SUB，并且可以去除基底101的一部分，然后，可以形成第二层间绝缘层194，并且可以形成沟槽BT。

可以将载体基底SUB附着到第一层间绝缘层192，以对图18的基底101的下表面执行工艺。为了更好的理解，在图19A至图19C中，整个结构被示出为以图18中示出的结构的镜像的形式被旋转或翻转。

可以从基底101的上表面将基底101去除预定厚度。可以通过例如精抛(lapping)工艺、研磨工艺或抛光工艺来去除基底101。基底101被去除的厚度可以根据示例实施例而变化。在一些实施例中，可以在隔离层110上完全地去除基底101。

可以在减薄的基底101上形成第二层间绝缘层194。可以在第二层间绝缘层194中在其中将要设置水平掩埋结构180(见图2A至图2C)的区域中形成沟槽BT。当形成沟槽BT时，可以从垂直掩埋结构170的上表面去除垂直绝缘层172，以暴露垂直掩埋结构170。

一起参照图2A至图2C，可以用导电材料填充沟槽BT以形成水平掩埋结构180，并且可以去除载体基底SUB。因此，可以制造图1A至图2C的半导体装置100。可以在水平掩埋结构180设置在半导体装置100上的状态下对半导体装置100进行封装，但示例实施例不限于此。

图20A至图20D是示出根据示例实施例的制造半导体装置的方法的图。图20A至图20D示出了制造图4的半导体装置的方法的示例，并且示出了与图4对应的剖面。

参照图20A，可以以相同的方式执行上面参照图12A至图12C描述的工艺，然后可以形成垂直绝缘层172和垂直牺牲层220。

可以在与垂直掩埋结构170(见图4)对应的区域中形成垂直牺牲层220。可以形成孔以穿过第一层间绝缘层192向基底101的内部延伸，然后可以在孔中顺序地形成垂直绝缘层172和垂直牺牲层220。可以形成垂直绝缘层172以共形地覆盖孔的底表面和内表面，并且可以形成垂直牺牲层220以填充孔。垂直牺牲层220可以包括例如碳基材料，但示例实施例不限于此。例如，垂直牺牲层220可以是旋涂硬掩模(SOH)。

参照图20B，可以形成用于形成第一接触插塞195A和第二接触插塞195B(见图1A至图2C)的开口CR'。

与参照图16提供的描述类似，可以形成开口CR'以暴露第一源极/漏极区域150A和第二源极/漏极区域150B的上表面。在本操作中，可以将开口CR'形成为与垂直牺牲层220间隔开，使得不暴露垂直牺牲层220。因此，与图16的开口CR相比，开口CR'可以形成为具有相对小的尺寸。

参照图20C，可以使开口CR'横向扩展。

可以通过横向蚀刻工艺使开口CR'从其侧表面扩展。因此，可以去除垂直绝缘层172的与开口CR'相邻的部分，并且也可以去除在垂直绝缘层172被去除之后被暴露的垂直牺牲层220的一部分。

参照图20D，可以去除通过开口CR'暴露的垂直牺牲层220。

可以相对于垂直绝缘层172和第一层间绝缘层192选择性地去除垂直牺牲层220。因此，可以将垂直开口VR形成为延伸以连接到开口CR'。

一起参照图4，可以用导电材料填充开口CR'和垂直开口VR，以形成第一接触插塞195Ac、第二接触插塞195B和垂直掩埋结构170c。因此，可以制造图4的半导体装置100c。

如上所述，通过对源极/漏极接触插塞和垂直掩埋结构彼此连接的形式进行优化，可以提供具有增大的集成度和改善的电特性的半导体装置。

尽管已经在上面示出和描述了示例实施例，但对于本领域技术人员而言将清楚的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。