驱动电路以及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种驱动电路以及显示面板。

背景技术

目前，显示面板常见的像素驱动方式有两种，即脉冲幅度调制(Pulse AmplitudeModulation，PAM)驱动以及脉冲宽度调制(Pulse Width Modulation，PWM)驱动。其中，PAM驱动是通过控制每个像素单元中的发光器件的驱动电流大小来实现不同亮度显示，但是，PAM驱动方式在低灰阶下存在色点漂移的问题，从而影响显示效果；PWM驱动是通过控制每个素单元中的发光器件的发光时间来实现不同亮度显示，但是，PWM驱动方式对栅极驱动芯片(Gate IC)的要求较高。

为此，结合PWM驱动方式以及PAM驱动方式的优点，本领域技术人员开发出了二者结合的混合驱动电路，低灰阶时采用PWM驱动，高灰阶时采用PAM驱动，以解决低灰阶均匀性不佳的问题。但是由于制程波动导致的面内性能差异，以及面内驱动晶体管的阈值电压随着长时间驱动而发生变化，最终也会导致显示面板出现面内发光不均问题。

相关技术中结合外部补偿电路来解决面内发光不均问题，但是，外部补偿电路功耗高，而且不能实时补偿。

发明内容

本申请提供一种驱动电路以及显示面板，将PAM驱动与内部补偿相结合，对PAM驱动电路中的驱动晶体管进行阈值电压补偿，提高发光的均一性。

第一方面，本申请提供一种驱动电路，其包括：

驱动晶体管，所述驱动晶体管的栅极与第一节点电连接，所述驱动晶体管的源极与第二节点电连接，所述驱动晶体管的漏极与第一电源端电连接；

发光模块，所述发光模块分别与所述第二节点以及第二电源端电连接；

阈值电压补偿模块，所述阈值电压补偿模块分别与补偿信号端、所述第一节点以及所述第二节点电连接，所述阈值电压补偿模块用于将所述补偿信号端的补偿信号提供至所述第一节点以及所述第二节点，以对所述驱动晶体管的阈值电压进行补偿；

脉幅调制模块，所述脉幅调制模块与所述阈值电压补偿模块电连接，所述脉幅调制模块用于调整流经所述发光模块的驱动电流的脉冲幅度。

在本申请提供的驱动电路中，所述阈值电压补偿模块包括初始化单元、第一补偿单元以及第二补偿单元；

所述初始化单元分别与初始化控制端、初始化信号端以及所述第一节点电连接，所述初始化单元用于基于所述初始化控制端的初始化控制信号，将所述初始化信号端的初始化信号输出至所述第一节点；

所述第一补偿单元分别与补偿控制端、所述补偿信号端、所述第一节点以及所述脉幅调制模块电连接，所述第一补偿单元用于基于所述补偿控制端的补偿控制信号，将所述补偿信号端的补偿信号输出至所述第一节点；

所述第二补偿单元分别与所述补偿控制端、所述第一节点以及所述第二节点电连接，所述第二补偿单元用于基于所述补偿控制端的补偿控制信号，将所述第一节点的电压提供至所述第二节点。

在本申请提供的驱动电路中，所述初始化单元包括第一晶体管；

所述第一晶体管的栅极与初始化控制端电连接，所述第一晶体管的源极与初始化信号端电连接，所述第一晶体管的漏极与所述第一节点电连接。

在本申请提供的驱动电路中，所述第一补偿单元包括第二晶体管以及第一电容；

所述第二晶体管的栅极与所述补偿控制端电连接，所述第二晶体管的源极与所述补偿信号端电连接，所述第二晶体管的漏极分别与所述脉幅调制模块以及所述第一电容的第一端电连接；

所述第一电容的第二端与所述第一节点电连接。

在本申请提供的驱动电路中，所述第二补偿单元包括第三晶体管；

所述第三晶体管的栅极与所述补偿控制端电连接，所述第三晶体管的源极与所述第一节点电连接，所述第三晶体管的漏极与所述第二节点电连接。

在本申请提供的驱动电路中，所述脉幅调制模块包括第四晶体管；

所述第四晶体管的栅极与脉幅控制端电连接，所述第四晶体管的源极与脉幅调制端电连接，所述第四晶体管的漏极与所述阈值电压补偿模块电连接。

在本申请提供的驱动电路中，所述发光模块包括第五晶体管以及发光器件；

所述第五晶体管的栅极与发光控制端电连接，所述第五晶体管的源极与所述发光器件的第一端电连接，所述第五晶体管的漏极与所述第二节点电连接；所述发光器件的第二端与所述第二电源端电连接；

或，

所述第五晶体管的栅极与发光控制端电连接，所述第五晶体管的源极与所述第二电源端电连接，所述第五晶体管的漏极与所述发光器件的第一端电连接；所述发光器件的第二端与所述第二节点电连接。

在本申请提供的驱动电路中，所述驱动电路还包括脉宽调制模块；

所述脉宽调制模块分别与第一脉宽调制端、脉宽控制端、扫频信号端以及所述第一节点电连接，所述脉宽调制模块用于在所述脉宽控制端的脉宽控制信号以及所述扫频信号端的扫频信号的控制下，调整流经所述发光模块的驱动电流的脉冲宽度。

在本申请提供的驱动电路中，所述第六晶体管的栅极与所述脉宽控制端电连接，所述第六晶体管的源极与所述第一脉宽调制端电连接，所述第六晶体管的漏极与所述第七晶体管的栅极电连接；

所述第七晶体管的源极与第二脉宽调制端电连接，所述第七晶体管的漏极与所述第一节点电连接；

所述第二电容的第一端与所述扫频信号端电连接，所述第二电容的第二端与所述第七晶体管的栅极电连接。

在本申请提供的驱动电路中，所述第六晶体管的栅极与所述脉宽控制端电连接，所述第六晶体管的源极与所述第一脉宽调制端电连接，所述第六晶体管的漏极与所述第七晶体管的栅极电连接；

所述第七晶体管的源极与第二脉宽调制端电连接，所述第七晶体管的漏极与所述第八晶体管的源极电连接；

所述第二电容的第一端与所述扫频信号端电连接，所述第二电容的第二端与所述第七晶体管的栅极电连接；

所述第八晶体管的栅极与所述开关控制端电连接，所述第八晶体管的漏极与所述第一节点电连接。

在本申请提供的驱动电路中，所述驱动电路还包括选通模块；

所述选通模块分别与所述补偿信号端、所述第一脉宽调制端、所述脉宽控制端以及所述第七晶体管的源极电连接，所述选通模块用于分时将所述补偿信号端、第一脉宽调制端以及所述脉宽控制端中的一者的信号提供至所述第七晶体管的源极。

第二方面，本申请还提供一种显示面板，其包括以上所述的驱动电路。

本申请提供的驱动电路以及显示面板，通过设置分别与补偿信号端、驱动晶体管的栅极以及驱动晶体管的源极电连接的阈值电压补偿模块，以对驱动晶体管的阈值电压进行内部补偿，从而提高面内发光均一性；同时，降低驱动电路的功耗。

附图说明

图1为本申请实施例提供的驱动电路的第一种结构示意图；

图2为本申请实施例提供的驱动电路的第二种结构示意图；

图3为本申请实施例提供的驱动电路的第一种电路示意图；

图4为本申请实施例提供的驱动电路的第二种电路示意图；

图5为本申请实施例提供的驱动电路的第三种电路示意图；

图6为本申请实施例提供的驱动电路的第四种电路示意图；

图7为本申请实施例提供的驱动电路的第五种电路示意图；

图8为本申请实施例提供的驱动电路的第六种电路示意图；

图9为本申请实施例提供的驱动电路的第三种结构示意图；

图10为本申请实施例提供的驱动电路的第七种电路示意图；

图11为本申请实施例提供的驱动电路的第八种电路示意图；

图12为本申请实施例提供的驱动电路的第九种电路示意图；

图13为本申请实施例提供的驱动电路的第十种电路示意图；

图14为本申请实施例提供的驱动电路的第十一种电路示意图；

图15为图13至图14所示的驱动电路的时序示意图；

图16为本申请实施例提供的驱动电路的第十二种电路示意图；

图17为图16所示的驱动电路的时序示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例提供一种驱动电路及显示面板，通过分别与补偿信号端、驱动晶体管的栅极以及驱动晶体管的源极电连接的阈值电压补偿模块，以对驱动晶体管的阈值电压进行内部补偿，从而提高面内发光均一性；同时，降低驱动电路的功耗。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。另外，在本申请的描述中，术语“包括”是指“包括但不限于”。术语“第一”、“第二”、“第三”等仅仅作为标示使用，其用于区别不同对象，而不是用于描述特定顺序。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。

此外本申请实施例所采用的晶体管可以包括P型晶体管和/或N型晶体管两种，其中，P型晶体管在栅极为低电平时导通，在栅极为高电平时截止，N型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的驱动电路的第一种结构示意图。如图1所示，本申请实施例提供的驱动电路100包括驱动晶体管DT、发光模块10、阈值电压补偿模块20以及脉幅调制模块30。

其中，驱动晶体管DT的栅极与第一节点Q电连接，驱动晶体管DT的源极与第二节点G电连接，驱动晶体管DT的漏极与第一电源端VSS电连接。驱动晶体管DT用于提供驱动电流。

其中，发光模块10的一端与第二节点G电连接，发光模块10的另一端与第二电源端VDD电连接。发光模块10用于根据驱动晶体管DT提供的驱动电流进行发光。换言之，驱动晶体管DT可使第二电源端VDD和第一电源端VSS之间形成通路，将驱动电流提供至发光模块10，以控制发光模块10发光。其中，第二电源端VDD提供的信号为恒压高电平信号，第一电源端VSS提供的信号为恒压低电平信号。

其中，阈值电压补偿模块20分别与补偿信号端V1、第一节点Q以及第二节点G电连接。阈值电压补偿模块20用于将补偿信号端V1的补偿信号提供至第一节点Q以及第二节点G，以对所述驱动晶体管DT的阈值电压进行内部补偿。

其中，脉幅调制模块30与阈值电压补偿模块20电连接。脉幅调制模块30用于调整流经发光模块10的驱动电流的脉冲幅度。

本申请提供的驱动电路100通过分别与补偿信号端V1、驱动晶体管DT的栅极以及驱动晶体管DT的源极电连接阈值电压补偿模块20对驱动晶体管DT的阈值电压进行内部补偿，避免驱动晶体管DT的阈值电压偏移而导致面内发光不均的问题。另一方面，相较于采用功耗高的外部补偿方式对驱动晶体管进行阈值电压补偿，本驱动电路100的功耗低。

在一些实施例中，请参阅图2，图2为本申请实施例提供的驱动电路的第二种结构示意图。结合图1、图2所示，阈值电压补偿模块20包括初始化单元21、第一补偿单元22以及第二补偿单元23。

其中，初始化单元21分别与初始化控制端Res、初始化信号端V2以及第一节点Q电连接。初始化单元21用于基于初始化控制端Res的初始化控制信号，将初始化信号端V2的初始化信号输出至第一节点Q。

其中，初始化信号端V2的初始化信号可为高电平信号。具体的，初始化信号端V2提供至第一节点Q的初始化信号可使第一节点Q处的电压值大于第二节点G处的电压值与驱动晶体管DT的阈值电压值之和，确保驱动晶体管DT处于导通状态，以利于对驱动晶体管DT进行阈值电压补偿。

其中，第一补偿单元22分别与补偿控制端Comp、所述补偿信号端V1、第一节点Q以及脉幅调制模块30电连接。第一补偿单元22用于基于补偿控制端Comp的补偿控制信号，将补偿信号端V1的补偿信号输出至第一节点Q。

其中，第二补偿单元23分别与补偿控制端Comp、第一节点Q以及第二节点电连接。第二补偿单元23用于基于补偿控制端Comp的补偿控制信号，将第一节点Q的电压提供至第二节点G。

在一些实施例中，请参阅图3，图3为本申请实施例提供的驱动电路的第一种电路示意图。结合图2、图3所示，初始化单元21包括第一晶体管T1。

其中，第一晶体管T1栅极与初始化控制端Res电连接，第一晶体管T1的源极与初始化信号端V2电连接，第一晶体管T1的漏极与第一节点Q电连接。

在一些实施例中，请参阅图4，图4为本申请实施例提供的驱动电路的第二种电路示意图。结合图2以及图4所示，第一补偿单元22包括第二晶体管T2以及第一电容C1。

其中，第二晶体管T2的栅极与补偿控制端Comp电连接，第二晶体管T2的源极与补偿信号端V1电连接，第二晶体管T2的漏极分别与脉幅调制模块30以及第一电容C1的第一端电连接。

其中，第一电容C1的第二端与第一节点Q电连接。

故第二晶体管T2导通时，第二晶体管T2和第一电容C1的串联关系可将补偿信号端V1的补偿信号输出至第一节点Q处，从而驱动晶体管DT的栅极处发生电压变化。

在一些实施例中，请参阅图5，图5为本申请实施例提供的驱动电路的第三种电路示意图。结合图2以及图5所示，第二补偿单元23包括第三晶体管T3。

其中，第三晶体管T3的栅极与补偿控制端Comp电连接，第三晶体管T3的源极与第一节点Q电连接，第三晶体管T3的漏极与第二节点G电连接。

故第三晶体管T3导通时，第一节点Q和第二节点G之间形成通路，从而驱动晶体管DT呈二极管连接方式。

在一些实施例中，请参阅图6，图6为本申请实施例提供的驱动电路的第四种电路示意图。结合图1以及图6所示，脉幅调制模块30包括第四晶体管T4。

第四晶体管T4的栅极与脉幅控制端SPAM电连接，第四晶体管T4的源极与脉幅调制端D1电连接，第四晶体管T4的漏极与阈值电压补偿模块20电连接。应当理解，驱动电流的脉冲幅度大小取决于脉幅调制模块30的脉幅调制端D1提供的脉幅调制信号。

在一些实施例中，请参阅图7，图7为本申请实施例提供的驱动电路的第五种电路示意图。结合图1以及图7所示，发光模块10包括第五晶体管T5以及发光器件L。

第五晶体管T5的栅极与发光控制端EM1电连接，第五晶体管T5的源极与第二电源端VDD电连接，第五晶体管T5的漏极与发光器件L的第一端电连接。发光器件L的第二端与第二节点G电连接。

基于第五晶体管T5的设置，可有利阻隔驱动晶体管DT在非发光阶段漏电至发光器件L，避免漏电对发光器件L的发光效果产生影响。

需要说明的是，发光器件L可以是微型发光二极管(Micro Light EmittingDiode，Micro LED)、迷你发光二极管(Mini Light Emitting Diode，Mini LED)或有机发光二极管(Organic Light Emitting Diode，OLED)。在一些实施方式中，该发光器件L可以包括一个Micro LED、一个Mini LED或者一个OLED。在另一些实施方式中，该发光器件L可以包括多个Micro LED、多个Mini LED或者多个OLED，多个Micro LED可以串联设置或者并联设置，多个Mini LED，多个OLED可以串联设置或者并联设置。

在一些实施例中，请参阅图8，图8为本申请实施例提供的驱动电路的第六种电路示意图。结合图7以及图8所示，本实施例与前述实施的区别在于：发光器件L的第二端与第二电源端VDD电连接，发光器件L的第一端与第五晶体管T5的源极电连接，第五晶体管T5的漏极与第二节点G电连接。

也就是说，只要保证第五晶体管T5和发光器件L是串联连接于第二节点Q和第二电源端VDD即可阻隔驱动晶体管DT在非发光阶段漏电至发光器件L。

在一些实施例中，请参阅图9，图9为本申请实施例提供的驱动电路的第三种结构示意图。如图9所示，本实施例中的驱动电路相较于图1中的驱动电路，区别在于：本实施例中的驱动电路100还包括脉宽调制模块40。

其中，脉宽调制模块40分别与第一脉宽调制端D2、脉宽控制端SPWM、扫频信号端SWEEP以及第一节点Q电连接。脉宽调制模块40用于基于脉宽控制端SPWM的脉宽控制信号以及扫频信号端SWEEP的扫频信号，调整流经发光模块10的驱动电流的脉冲宽度。

基于增设了脉宽调制模块40，本驱动电路100为结合PAM驱动、PWM驱动以及内部补偿于一体的电路。本驱动电路100可在低灰阶下通过脉宽调制模块40以PWM驱动方式改变发光模块10的发光时间，调控灰阶大小；可在高灰阶下通过脉幅调制模块30以PAM驱动方式改变驱动电流的大小进而改变发光模块10的发光强度；并且，还通过阈值电压补偿模块20以二极管短接(Diode Contact)内部补偿的方式对驱动晶体管DT进行阈值电压补偿，从而保证在高灰阶下以PAM驱动方式进行驱动的发光均一性。

在一些实施例中，请参阅图10，图10为本申请实施例提供的驱动电路的第七种电路示意图。结合图9、图10所示，脉宽调制模块40包括第六晶体管T6、第七晶体管T7以及第二电容C2。

其中，第六晶体管T6的栅极与脉宽控制端SPWM电连接，第六晶体管T6的源极与第一脉宽调制端D2电连接，第六晶体管T6的漏极与第七晶体管T7的栅极电连接。

其中，第七晶体管T7的源极与第二脉宽调制端D3电连接，第七晶体管T7的漏极与第一节点Q电连接。

其中，第二电容C2的第一端与扫频信号端SWEEP电连接，第二电容C2的第二端与第七晶体管T7的栅极电连接。从而扫频信号端SWEEP提供的扫频信号通过第三电容C3调整第六晶体管T6的栅极电压，来控制第六晶体管T6的通断状态，进一步实现对驱动晶体管DT通断状态的控制。

在一些实施例中，请参阅图11，图11为本申请实施例提供的驱动电路的第八种电路示意图。结合图11以及图10所示，本实施例与图10示出的驱动电路的区别在于，脉宽调制模块40还与开关控制端EM2电连接，且脉宽调制模块40包括第六晶体管T6、第七晶体管T7、第八晶体管T8以及第二电容C2。

其中，第六晶体管T6的栅极与脉宽控制端SPWM电连接，第六晶体管T6的源极与第一脉宽调制端D2电连接，第六晶体管T6的漏极与第七晶体管T7的栅极电连接。

其中，第七晶体管T7的源极与第二脉宽调制端D3电连接，第七晶体管T7的漏极与第八晶体管T8的源极电连接。

其中，第八晶体管T8的栅极与开关控制端EM2电连接，第八晶体管T8的漏极与第一节点Q电连接。

其中，第二电容C2的第一端与扫频信号端SWEEP电连接，第二电容C2的第二端与第七晶体管T7的栅极电连接。

值得一提的是，设置第八晶体管的T8的目的在于，控制第七晶体管T7将第二脉宽调制端D3的第二脉宽调制信号提供至第一节点Q，避免脉宽调制模块40和脉幅调制模块30之间相互影响。

在一些实施例中，请参阅图12，图12为本申请实施例提供的驱动电路的第九种电路示意图。结合图12以及图10所示，本实施例与图10示出的驱动电路的区别在于，驱动电路100还包括选通模块50。

其中，选通模块50分别与补偿信号端V1、第一脉宽调制端D2、脉宽控制端SPWM以及第七晶体管T7的源极电连接。选通模块50用于分时将补偿信号端V1、第一脉宽调制端D2以及脉宽控制端SPWM中的一者的信号提供至第七晶体管T7的源极。较于图10以及图11示出的驱动电路，本驱动电路100可省去第二脉宽调制信号的使用，从而减少一路信号。

进一步的，本申请实施例将对该驱动电路的多种完整电路进行说明。请参阅图13以及图14，图13为本申请实施例提供的驱动电路的第十种电路示意图，图14为本申请实施例提供的驱动电路的第十一种电路示意图。

结合图9以及图13可知，驱动电路100包括驱动晶体管DT、第三电容C3、发光模块10、阈值电压补偿模块20、脉幅调制模块30以及脉宽调制模块40。

其中，发光模块10包括第五晶体管T5以及发光器件L。阈值电压补偿模块20包括第一晶体管T1、第二晶体管T2、第三晶体管T3以及第一电容C1。脉幅调制模块30包括第四晶体管T4。脉宽调制模块40包括第六晶体管T6、第七晶体管T7以及第二电容C2。

具体的，驱动晶体管DT的栅极与第一节点Q电连接，驱动晶体管DT的源极与第二节点G电连接，驱动晶体管DT的漏极与第一电源端VSS电连接。

第一晶体管T1栅极与初始化控制端Res电连接，第一晶体管T1的源极与初始化信号端V2电连接，第一晶体管T1的漏极与第一节点Q电连接。

第二晶体管T2的栅极与补偿控制端Comp电连接，第二晶体管T2的源极与补偿信号端V1电连接，第二晶体管T2的漏极分别与第四晶体管T4的漏极以及第一电容C1的第一端电连接。

第一电容C1的第二端与第一节点Q电连接。

第三晶体管T3的栅极与补偿控制端Comp电连接，第三晶体管T3的源极与第一节点Q电连接，第三晶体管T3的漏极与第二节点G电连接。

第四晶体管T4的栅极与脉幅控制端SPAM电连接，第四晶体管T4的源极与脉幅调制端D1电连接。

第五晶体管T5的栅极与发光控制端EM1电连接，第五晶体管T5的源极与第二电源端VDD电连接，第五晶体管T5的漏极与发光器件L的第一端电连接。

发光器件L的第二端与第二节点G电连接。

第六晶体管T6的栅极与脉宽控制端SPWM电连接，第六晶体管T6的源极与第一脉宽调制端D2电连接，第六晶体管T6的漏极与第七晶体管T7的栅极电连接。

第七晶体管T7的源极与第二脉宽调制端D3电连接，第七晶体管T7的漏极与第一节点Q电连接。

第二电容C2的第一端与扫频信号端SWEEP电连接，第二电容C2的第二端与第七晶体管T7的栅极电连接。

第三电容C3的第一端与第一节点Q电连接，第三电容的C3的第二端与驱动晶体管DT的漏极电连接。

值得一提的是，为节省驱动电路的布局空间，本实施例中，将脉幅调制端D1以及第一脉宽调制端D2与同一数据信号线电连接。由该数据信号线分时将脉幅调制信号输出至第四晶体管T4的源极，将第一脉宽调制信号输出至第六晶体管T6的源极。

第五晶体管T5与发光器件L在第二电源端VDD和第二节点G之间的位置是可以互换的，可避免发光器件L在非发光阶段有电流流过，导致发光器件L发光异常。

其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、以及驱动晶体管DT均为同类型晶体管，可均为N型晶体管或均为P型晶体管。驱动电路中的晶体管为同一种类型的晶体管的设计，有利于避免不同类型的晶体管之间的差异性对驱动电路造成的影响。

结合图13以及图14可知，图14示出的驱动电路与图13示出的驱动电路的区别在于，第七晶体管T7的源极接入的是低电平信号VGL，从而可省去第二脉宽调制端D3所提供的第二脉宽控制信号的设置。而低电平信号VGL由选通模块(图中未示出)提供，选通模块可分时将补偿信号端V1、第一脉宽调制端D2以及脉宽控制端SPWM中的一者的信号提供至第七晶体管T7的源极。

请参阅图15，图15为图13至图14所示的驱动电路的时序示意图。如图15所示，本申请实施例提供的驱动电路的驱动时序包括初始化阶段t1、补偿阶段t2、写入阶段t3以及发光阶段t4。其中，写入阶段t3可包括第一写入阶段t31以及第二写入阶段t32。

在初始化阶段t1，初始化控制端Res处为高电平，第一晶体管T1打开，第一晶体管T1将初始化信号端V2处的电压提供至第一节点Q，以对驱动晶体管DT的栅极进行初始化。此阶段，第一节点Q的电压为V2。

并且，基于第一节点Q处的电压值大于驱动晶体管DT的漏极处的电压值与驱动晶体管DT的阈值电压值之和，在本阶段，驱动晶体管DT打开。

值得一提的是，此阶段，补偿信号控制端Comp、发光控制端EM1、脉幅控制端SPAM、脉宽控制端SPWM以及扫频信号端SWEEP处为低电平，相应的晶体管处于截止状态。

在补偿阶段t2，补偿信号控制端Comp处为高电平，第二晶体管T2以及第三晶体管T3打开。第二晶体管T2和第一电容C1形成通路，将补偿信号端V1处的电压提供至第一节点Q。基于第三晶体管T3打开，第三晶体管T3将补偿信号端V1处的电压输出至第二节点G，也即输出至驱动晶体管DT的源极。此时，驱动晶体管DT的源极和驱动晶体管DT的栅极形成二极管结构。驱动晶体管DT的栅极的电压，也即第一节点的电压，自初始化信号端V2的电压下降，驱动晶体管DT的栅源电压随之逐步降低，当驱动晶体管DT的栅源电压降低至驱动晶体管DT的阈值电压Vth时，驱动晶体管DT就会关闭。此时，由于驱动晶体管DT的漏极处的电压为第一电源端VSS的电压，则第一节点Q的电压为VSS+Vth。并且，由于第一电容C1的存在，驱动晶体管DT的栅极处电压会维持在第一电源端VSS的电压与驱动晶体管DT的阈值电压之和。

值得一提的是，此阶段，初始化控制端Res、发光控制端EM1、脉幅控制端SPAM、脉宽控制端SPWM以及扫频信号端SWEEP处为低电平，相应的晶体管处于截止状态。

第一写入阶段t31，脉宽控制端SPWM处先为高电平，第六晶体管T6打开，第六晶体管T6将数据信号线提供数据电压data提供至第七晶体管T7的栅极，此时数据信号线提供的数据电压data的大小为VPWM，因此，第七晶体管T7的栅极处的电压为VPWM。并且此时，扫频信号端SWEEP处的电压为Vsweep_0，故第二电容C2两边的电势差为VPWM-Vsweep_0。接着，脉宽控制端SPWM处转为低电平，第六晶体管T6关闭。故在第一写入阶段t31，第七晶体管T7仍处于截止状态。

第二写入阶段t32，脉幅控制端SPAM处为高电平，第四晶体管T4打开，第四晶体管T4将数据信号线提供数据电压data提供至第一节点Q，此时，数据信号线提供的数据电压data的大小为VPAM，因此，第一电容C1的第一端处电压为VPAM，故第一电容C1的第一端处电压变化值为VPAM-V1。在第一电容C1以及第三电容C3的耦合分压作用下，第一节点Q的电压受抬升至VSS+Vth+C1*(VPAM-V1)/(C1+C3)。

发光阶段t4，发光控制端EM1处为高电平，第五晶体管T5打开，发光器件L发光，由于第二电源端VDD提供的信号为高电平信号，故使驱动晶体管DT工作在饱和区。而根据晶体管饱和电流公式：I＝1/2μCox(W/L)(V

1/2μCox(W/L)[C1*(VPAM-V1)/(C1+C3)]

可知，流经驱动晶体管DT的电流与驱动晶体管DT的阈值电压Vth无关。

而发光器件L结束发光是由第七晶体管T7控制的，在本阶段，扫频信号端SWEEP处的电压逐渐提高，从而第七晶体管T7的栅极处电压也会被抬升，当第七晶体管T7打开，第一节点Q的电压就会被下拉至第二脉宽调制端D3的电压，从而驱动晶体管DT关闭，发光结束。

值得一提的是，请参阅图14以及图15，选通模块可分时将补偿信号端V1、第一脉宽调制端D2以及脉宽控制端SPWM中的一者的信号提供至第七晶体管T7的源极指：在初始化阶段t1，选通模块可将补偿信号端V1以及脉宽控制端SPWM中的一者的低电平输出至第七晶体管T7的源极；在补偿阶段t2，选通模块50可将补偿信号端V1以及第一脉宽调制端D2中的一者的低电平输出至第七晶体管T7的源极；在写入阶段t3，选通模块可将补偿信号端V1以及脉宽控制端SPWM中的一者的低电平输出至第七晶体管T7的源极；在发光阶段t4，选通模块可将补偿信号端V1、第一脉宽调制端D2以及脉宽控制端SPWM中的一者的低电平输出至第七晶体管T7的源极。

请参阅图16，图16为本申请实施例提供的驱动电路的第十二种电路示意图。如图16所示，本实施例与前述实施的区别在于，本实施例的脉宽调制模块40还包括第八晶体管T8。第八晶体管T8的栅极与开关控制端EM2电连接，第八晶体管T8的漏极与第一节点Q电连接，第八晶体管T8的源极与第七晶体管T7的漏极电连接。

请参阅图17，图17为图16所示的驱动电路的时序示意图。如图17所示，开关控制端EM2在发光阶段t4为高电平，在初始化阶段t1、补偿阶段t2以及写入阶段t3为低电平。即第八晶体管T8在发光阶段t4打开，以下拉第一节点Q的电压，使驱动晶体管DT关闭。

值得一提的是，发光控制端EM1也在发光阶段t4为高电平，在初始化阶段t1、补偿阶段t2以及写入阶段t3为低电平。故发光控制端EM1和开关控制端EM2可与同一控制信号线电连接，从而减少驱动电路的布线空间。

本申请实施例还提供一种显示面板，包括以上一种或者几种驱动电路。该显示面板可以为：电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本申请提供的显示面板，通过分别与补偿信号端、驱动晶体管的栅极以及驱动晶体管的源极电连接的阈值电压补偿模块，实现对驱动晶体管的阈值电压进行内部补偿，保证画面的显示均一性，提高显示面板的显示效果。

以上仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。