可嵌入的基于半导体的电容器

相关申请

本申请要求于2021年5月14日提交的、序列号为63/188,528的美国临时申请的优先权，该申请通过引用全部结合在本文中。

背景技术

基于半导体的电容器可以提多种好处，例如温度稳定性、总体上较高的击穿电压和较低的泄漏电流。因此，基于半导体的电容器可以适合于在各种各样的应用(尤其是在承受大量机械应力和/或环境应力时期望或需要具有可靠性的那些应用)中使用。然而，现有的基于半导体的电容器通常是表面安装的，并且该电容器在被安装到衬底(例如印刷电路板)时会占据稀缺的表面积。

小型化是众多最新的电子设备所面临的关键设计问题之一。电子设备设计者面临的挑战是使用印刷电路板(printed circuit board，PCB)的每一平方毫米。直到最近，PCB都只有一侧可以用电子部件填充，然后随着技术的改进，PCB的两侧都可以被使用了。在PCB中嵌入电子部件是小型化发展的下一个合乎逻辑的步骤和方向。

然而，现有的基于半导体的电容器通常是“倒装芯片(flip-chip)”安装的，并且在芯片的单个表面上具有两个端子。由于各端子通常是共面的，因此“倒装芯片”安装的电容器可以在电子部件中占据增大的表面积，因此这两个端子在长度方向和宽度方向上都占据空间，以耦接到部件(例如电路板)。例如由于电容器可能通过要求与两个共面端子连接以形成该电容器而占据了增大的表面积，因此在将该电容器嵌入到电路板内时的这种安装布置可能是不可取的。

此外，电子部件的各种应用(例如军事应用、航空航天应用和工业应用)要求电子部件在该部件承受机械应力和环境应力时的可靠性。通孔安装(例如，在PCB上沿轴向或径向钻孔并固定部件引线)曾经被用于这些应用中，以确保在机械应力或环境应力增加的情况下各电子部件之间的连接的可靠性。然而，通孔安装通常不能被用于基于半导体的电容器(例如，薄膜电容器)，因为钻孔过程可能会对芯片造成物理损坏(例如开裂或翘曲)，从而损害电容器的完整性。

因此，当前需要这样一种基于半导体的电容器：该基于半导体的电容器足够小型化以嵌入到衬底(例如印刷电路板)中、且包括电子部件之间的可靠连接。

发明内容

根据本公开的一个实施例，一种可嵌入电容器可以包括：衬底，该衬底包括半导体材料；导电层，该导电层形成在衬底上；以及中间层，该中间层处于衬底与导电层之间。该中间层可以包括氧化层和绝缘层中的一者或两者。该电容器可以包括：多个不同的共面上端子，该多个不同的共面上端子形成在导电层上；以及下端子，该下端子形成在衬底的与该衬底的顶表面相对的底表面上。该多个不同的共面上端子中的每个可以具有最大宽度、表面积和正交于最大宽度的厚度。最大宽度与厚度之比可以大于约80∶1。该多个上端子的累加表面积与衬底的表面积之比可以在从约0.6∶1至约0.99∶1的范围内。

根据本公开的另一实施例，一种电路板可以包括：衬底，该衬底限定安装表面，并且该安装表面中可以设有凹口。该电路板可以包括电容器，该电容器嵌入在凹口内。该电容器可以包括：半导体衬底；多个不同的共面上端子，该多个不同的共面上端子形成在半导体衬底的顶表面上；以及至少一个下端子，该至少一个下端子形成在半导体衬底的与该衬底的顶表面相对的底表面上。该多个不同的共面上端子中的每个具有最大宽度、表面积和正交于最大宽度的厚度。最大宽度与厚度之比可以大于约80∶1。

根据本公开的另一实施例，一种在衬底中嵌入电容器的方法可以包括：提供衬底，其中，该衬底包括位于该衬底的表面上的凹口；提供电容器；将该电容器插入该凹口内；以及将该衬底与该电容器的多个上端子中的至少一个上端子电连接。该电容器可以包括：半导体衬底；多个不同的共面上端子，该多个不同的共面上端子形成在半导体衬底的顶表面上；至少一个下端子，该至少一个下端子形成在半导体衬底的与该衬底的顶表面相对的底表面上。该多个不同的共面上端子中的每个具有最大宽度、表面积和正交于最大宽度的厚度。最大宽度与厚度之比可以大于约80∶1。

附图说明

针对本领域普通技术而言，在参考附图的说明书的其余部分中更具体地阐述了本发明的完整且可行的公开内容(包括其最佳模式)，在附图中：

图1A是根据本公开各方面的电容器的侧剖面视图；

图1B是根据本公开各方面的电容器的另一实施例的侧剖面视图；

图2示出了图1A中的电容器和图1B中的电容器的俯视图；

图3是包括图1A中的电容器和安装表面(例如印刷电路板)的嵌入式电容器组件的侧剖面视图；以及

图4是根据本公开各方面的用于形成电容器的方法的流程图；

在本说明书和附图中重复使用附图标记旨在表示本发明的相同或相似的特征或元件。

具体实施方式

本领域普通技术人员将理解的是，本论述仅是对示例性实施例的描述，且不旨在限制本发明的更广泛的方面，这些更广泛的方面体现在示例性构造中。

总体而言，本发明涉及一种金属氧化物半导体(metal-oxide-semiconductor，MOS)电容器，该MOS电容器被配置用于嵌入到衬底(例如电路板)中且具有多个分立的上端子，该多个分立的上端子被配置用于将电容器电耦接到衬底。例如，该多个分立的上端子可以被配置用于穿过这些端子进行激光钻孔，以在不损害电容器的完整性或功能的情况下将衬底和/或一个或多个电子部件与电容器电耦接。

该电容器可以包括多个不同的共面上端子，该多个不同的共面上端子形成在导电层上。该多个不同的共面上端子可以耦接到导电层。至少一个下端子可以形成在衬底的与该衬底的顶表面相对的底表面上。该多个上端子中的每个上端子和所述至少一个下端子可以暴露以用于安装电容器。例如，该电容器可以被配置用于嵌入到衬底(例如印刷电路板)中。

该多个不同的共面上端子中的每个可以具有最大宽度和正交于该最大宽度的厚度。该宽度与该厚度之比可以大于约80∶1，例如大于200∶1，例如大于500∶1。

该多个上端子的累加表面积与衬底的总表面积之比可以大于约0.6∶1，例如大于约0.7∶1，例如大于0.75∶1。所有上端子的累加表面积与衬底的表面积之比可以小于1∶1(即，多个上端子的累加表面积可以等于或小于衬底的表面积)。如本文中所使用的，术语“多个上端子的累加表面积”意味着所述多个上端子中的每个上端子加在一起的总表面积。

在本发明的各方面，随着上端子的宽度与厚度之比增加(即，具有厚度减小了的更宽的上端子)，该多个上端子的累加表面积与衬底的表面积的比率也会增加。类似地，随着上端子的厚度增加且上端子的宽度与厚度之比减小，该多个上端子的累加表面积也可能会减小。具体而言，上端子的厚度、上端子的宽度和该多个上端子的累加表面积之间的相互影响对于降低由于芯片上来自分立的上端子的局部应力而导致芯片物理损坏(例如翘曲或开裂)的风险而言可能是至关重要的。

电容器芯片可以具有在如下范围内的总厚度：从约100微米至约160微米，例如从约110微米至约155微米，例如从约120微米至约150微米。

电容器芯片可以具有在第一方向上延伸的长度和在第二方向上延伸的宽度，该第二方向垂直于第一方向。该长度和该宽度可以各自小于1750微米，例如小于1000微米，例如小于500微米。该长度和该宽度可以各自大于250微米，例如大于350微米，例如大于500微米。电容器芯片的表面积可以小于3平方毫米(mm

此外，该长度与该宽度之比可以在如下范围内：从约3∶1至约1∶3，例如从约2∶1至1∶2(例如1∶1)。例如，该长度与该宽度之比为约1∶1可以表示电容器具有大体上为正方形的形状。

同时，取决于如上所述的电容器芯片的面积以及附加因素(包括介电常数和用于形成电容器的材料的性质)，电容器可以将电容值维持在如下范围内：从约0.1皮法(pF)与约1800pF之间，例如从约1pF至约1500pF，例如从约10pF至约1000pF。

如本领域技术人员容易理解的并且如以下所进一步详细描述的，可以通过将电容器每单位面积的电容乘以电容器的表面积来确定电容。可以通过将介电常数乘以真空介电常数除以介电厚度来计算每单位面积的电容，即，电容与介电厚度成反比。因此，可以通过改变介电厚度、改变电容器的表面积或它们的组合来增大电容值。本发明中的介电厚度可以在如下范围内：从约100纳米(nm)至约5000nm，例如从约500nm至约3000nm，例如从约1000nm至约2000nm。

此外，如以下将进一步详细描述的，本发明中的电容器还可以包括形成在各电极层之间的绝缘层和氧化层这两者。与不具有绝缘层的电容器相比，存在附加的绝缘层时的电容值可能会增加。例如，在不具有绝缘层情况下的电容值与在具有绝缘层情况下的电容值之比可以为约1∶1.5。换句话说，提供本发明的在各电极之间具有附加的绝缘层的电容器可以使电容值增大约1.5倍。

该电容器可以包括衬底，该衬底包括半导体材料，例如硅、砷化镓、锗、碳化硅、钛酸锶和/或它们的混合物。该衬底可以掺杂有一种或多种合适的掺杂剂，例如硼、砷、磷、镓、铝、铟和锑。该衬底可以被形成为具有顶表面和底表面的单片衬底。该衬底的表面(例如顶表面和底表面)可以大体上是平滑的。例如，衬底的表面可以不具有孔隙或沟槽等。该衬底可以具有一对端面，该一对端面垂直(正交)于单片衬底的顶表面和底表面。该衬底还可以具有一对侧表面，该一对侧表面垂直(正交)于单片衬底的顶表面和底表面并且垂直(正交)于所述端面。该一对端面和该一对侧表面可以不具有端接部(包括所述端子)。

如本文中所使用的，术语“大体上”(例如“大体上平滑”或“大体上相等”)不一定意味着特性是精确的或是绝对地平滑或相等的，并且如果各个层均匀地连接到电容器内的相邻层和/或当被安装到衬底(例如电路板)时，可以允许细微的差异。

如本文中所使用的，“形成在”第二层“上”的第一层可以指相对于单片衬底的厚度方向(即，z方向)而布置在第二层上的第一层。第一层可以与第二层直接接触。然而，也可以在第一层与第二层之间形成中间层，使得第一层与第二层不直接相互接触。

该电容器可以包括氧化层，该氧化层形成在衬底的顶表面上。该氧化层可以是或包括本文所描述的半导体材料的氧化物。例如，衬底可以是硅半导体衬底，并且氧化层可以是或包括氧化硅。在一些实施例中，氧化层可以原位生长在衬底的顶表面上，使得氧化层与衬底的顶表面直接接触。在该氧化层的表面上，该氧化层可以具有大体上均匀的厚度。例如，在整个氧化层上，氧化层的平均厚度的变化可以小于20％，在一些实施例中小于10％，并且在一些实施例中小于5％。如果需要，可以使用光刻(lithography)(例如，光刻(photolithography))技术来限定氧化层的形状。例如，可以通过蚀刻去除氧化层的多个部分，使得氧化层按照需求成形。

该电容器可以包括导电层，该导电层形成在氧化层的至少一部分上。导电层可以被包含在氧化层的外缘内。导电层可以不与衬底直接接触和/或直接电连接。导电层可以是或包括金属，例如铜、金、铝、银、镍或它们的混合物。

该电容器还可以可选地包括绝缘层，该绝缘层形成在氧化层上。绝缘层可以是导电层与氧化层之间的中间层。绝缘层可以是或包括氮化硅和/或本文所描述的其他电绝缘材料。在氧化层的表面上，绝缘层可以具有大体上均匀的厚度。例如，在整个绝缘层上，氧化层的平均厚度的变化可以小于20％，在一些实施例中小于10％，并且在一些实施例中小于5％。通过提供形成在氧化层上的绝缘层，可以显著提高电容器的可靠性。具体地，氧化层中和/或绝缘层中的任何潜在缺陷(例如，孔隙)都不太可能在z方向上对齐。例如，绝缘层可以覆盖或填充氧化层的表面中的任何缺陷、孔洞或瑕疵。因此，在氧化层上形成绝缘层可以显著降低电容器将短路的可能性。因此，如上所述，可以通过提供形成在氧化层上的绝缘层来增大电容器的电容值。例如，当氧化层上形成了绝缘体时，电容值可以增大高达1.5倍。

本发明的电容器可以被形成为薄膜电容器(即，具有一个或多个薄膜层)。例如，导电层、氧化层和绝缘层各自可以分别被形成为薄膜层。薄膜部件可以由各种合适的材料形成。该薄膜电容器可以包括一个或多个导电层。该一个或多个导电层可以包括各种合适的导电材料。示例导电材料包括铜、镍、金、锡、铅、钯、银、以及它们的合金。然而，可以使用适合于薄膜制造的任何导电金属材料或导电非金属材料。

一个或多个薄膜部件的层的厚度可以为约50微米或更小，在一些实施例中为约20微米或更小，在一些实施例中为约10微米或更小，并且在一些实施例中为5微米或更小。例如，在一些实施例中，薄膜部件的厚度可以在如下范围内：从约0.025微米至约50微米，在一些实施例中从约0.1微米至约20微米，在一些实施例中从约0.3微米至约10微米，并且在一些实施例中从约1微米至约5微米。

可以使用各种合适的减薄工艺、半加成工艺、或全加成工艺来精确地形成薄膜部件。例如，可以使用物理气相沉积和/或化学沉积。例如，在一些实施例中，可以使用溅射(一种物理气相沉积)来形成薄膜部件。然而，可以使用各种其他合适的工艺，这些工艺例如包括等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)、化学镀和电镀。可以使用光刻掩模和蚀刻来产生薄膜部件的期望形状。可以使用各种合适的蚀刻技术，这些蚀刻技术包括使用活性气体或非活性气体(例如，氩气、氮气、氧气、氯气、三氯化硼)的等离子体的干法蚀刻和/或湿法蚀刻。

在一些实施例中，电容器可以包括：第一保护层(例如，下保护层)，该第一保护层沿耦合器的底表面暴露；和/或第二保护层(例如，上保护层)，该第二保护层沿耦合器的顶表面暴露。例如，下保护层可以形成在衬底的底表面上。在一些实施例中，上保护层可以形成在导电层上。第一保护层和/或第二保护层可以包括聚合物材料(例如，聚酰亚胺)、氧氮化硅(SiNO)、氧化铝(Al

该电容器可以包括多个上端子，该多个上端子形成在导电层上。例如，该多个上端子可以耦接到导电层，例如与导电层直接接触。该多个上端子可以被包含在导电层的外缘内。

如本文中所使用的，术语“多个”意味着至少两个或更多个。例如，多个上端子可以包括至少两个上端子、至少四个上端子、至少六个上端子、至少八个上端子、或者至少十个或更多个上端子。多个上端子可以包括从二(2)至五十(50)的任何整数值。例如，如以下所进一步详细描述的且如图2所示，在一个实施例中，多个上端子可以包括16个上端子。

多个上端子可以由不同的共面三维结构形成。三维结构可以被描述为柱、凸起、立柱、或柱状物等。上端子可以由导电金属(例如铜、金或铝)形成。例如，上端子可以通过镀覆形成。上端子在z方向上的厚度可以在如下范围内：从约1微米至约10微米，例如从约2微米至约8微米，例如从约3微米至约7微米。在一个特定实施例中，上端子的厚度可以在从约5微米至约7微米的范围内。

在将电容器连接到衬底(例如，将电容器嵌入到电路板中)时，可以对上端子进行激光钻孔，以便在不牺牲电容器完整性的情况下以各种已知方式提供连接。

电容器还可以包括一个或多个下端子，该一个或多个下端子形成在衬底的底表面上。该一个或多个下端子可以被包含在衬底的外缘内。该一个或多个下端子可以被形成为单个材料层或多个不同的共面三维结构。该一个或多个下端子可以由导电金属(例如铜、金或铝)形成。例如，该一个或多个下端子可以通过镀覆形成。该一个或多个下端子可以在不牺牲电容器完整性的情况下以各种已知方式提供连接。

在一些实施例中，电容器可以包括多个不同的共面下端子，该多个不同的共面下端子在第一方向(例如，x方向)和第二方向(例如，y方向)上与多个不同的共面上端子对齐。

如上所述，电容器还可以包括形成在导电层上的上保护层和形成在衬底的底表面上的下保护层。该多个上端子中的每个上端子可以在正交于衬底的顶表面的竖直方向上延伸穿过上保护层。至少一个下端子可以在正交于所述衬底的底表面的竖直方向上延伸穿过下保护层。在安装电容器时，各端子可以通过用于电气连接的一个或多个保护层暴露。

在本发明的一些方面，多个上端子和一个或多个下端子可以由铜形成，例如通过镀铜形成。通常，纯铜可能不是用于形成电子部件的暴露端子的合适材料，因为铜在暴露时容易被氧化。因此，焊接材料(例如铜、锡和金的合金)经常被用于形成电子部件(例如电容器)的电气端子。然而，本发明人已经发现：用铜形成可嵌入电容器的上端子和下端子(例如，通过在导电层上镀覆纯铜以形成上端子和/或在半导体衬底的底表面上镀覆纯铜以用于一个或多个下端子)可以在将电容器嵌入到衬底内时提供更好的电气连接，而没有氧化风险。例如，如以下将进一步详细描述的，可以对上端子和下端子进行激光钻孔，以形成与电路板和/或安装到该电路板的附加电子部件的直接电连接。

该电容器可以被配置用于嵌入到印刷电路板内。多个上端子和一个或多个下端子可以分别沿单片衬底的顶表面和底表面暴露，并且分别被包含在单片衬底的顶表面和底表面的外缘内。

本发明还涉及一种电路板，例如印刷电路板。电路板可以由任何合适的材料(例如FR4或聚四氟乙烯等)形成。可以将一个或多个电子部件(例如电容器、电阻器、晶体管、开关和/或其他电子部件)安装到电路板。如本文中所使用的，“安装到”电路板可以包括提供电气连接的、到电路板的任何类型的连接，例如表面安装到电路板的表面或嵌入到电路板内等。

电路板可以在该电路板的安装表面(例如顶表面或底表面)上具有凹口。该凹口可以被配置为容纳待嵌入到电路板内的电子部件。例如，可以将电容器插入到凹口内，以嵌入到电路板内。电容器的一个或多个导电端子可以耦接到电路板。例如，可以在端子内、在端子上或贯穿端子形成一个或多个过孔，以将电容器与电路板的一条或多条导电迹线和/或安装到该电路板上的一个或多个电子部件电连接。

一种在衬底(例如电路板)中嵌入电容器的方法可以包括以下步骤：提供衬底(例如电路板)，该衬底包括位于该衬底的表面上的凹口；提供电容器；将电容器插入凹口内；以及将衬底与电容器的至少一个端子电连接。该电容器可以包括：半导体衬底；多个不同的共面上端子，该多个不同的共面上端子形成在半导体衬底的顶表面上；以及至少一个下端子，该至少一个下端子形成在半导体衬底的与该衬底的顶表面相对的底表面上，并且其中，该多个不同的共面上端子中的每个具有最大宽度、表面积和正交于最大宽度的厚度，其中，最大宽度与厚度之比大于约80∶1，并且所有上端子的累加表面积与衬底的表面积之比在从约0.6∶1至约0.99∶1的范围内。在插入电容器之后，可以在凹口内增加或应用一个或多个保护材料层。例如，一个或多个保护材料层可以包围电容器的暴露的上端子。在这样的实施例中，可以保护上端子免于暴露在空气中。

图1A是根据本公开各方面的电容器100的透视图。如以下所进一步详细描述的，电容器100可以是可嵌入的，例如，电容器100可以嵌入到衬底(例如印刷电路板)中。电容器100可以包括衬底102，该衬底包括半导体材料(例如硅)。衬底102可以具有顶表面104和底表面106。电容器100可以包括氧化层108，该氧化层形成在衬底102的表面(例如，顶表面104)上。氧化层108可以由二氧化硅(SiO2)形成。电容器100可以包括上导电层112，该上导电层形成在氧化层104的至少一部分上。上导电层112可以不与衬底102直接接触和/或直接电连接。

可以在电容器100的上导电层112上形成多个上端子116。每个上端子116可以由任何合适的导电材料(例如铜、金或铝)形成。在一些实施例中，如图1A、图1B和图2所示，上端子116由柱状凸起116形成。柱状凸起116可以包括铜(copper，Cu)。一个或多个下端子118可以形成在衬底102的底表面106上。每个下端子118可以由任何合适的导电材料(例如铜、金或铝)形成。在一些实施例中，如图1A、图1B和图2所示，多个下端子118由柱状凸起118形成。柱状凸起118可以包括铜(Cu)。为了嵌入电容器100，多个上端子116中的每个上端子可以沿电容器100的顶表面120暴露，并且该一个或多个下端子118可以沿电容器100的底表面122暴露。

可以在电容器100的上导电层112上形成上保护层156。上保护层156可以在Z方向上形成电容器100的顶表面120。如图1A和图1B所示，上保护层156可以围绕上端子116，并且上端子116可以延伸到上保护层156上方或穿过上保护层156。换句话说，上保护层156可以不覆盖上端子116的暴露表面126。上保护层156可以包括任何合适的保护材料。例如，上保护层156可以由苯并环丁烯(BCB)形成。

可以在衬底102的底表面106上形成下保护层158。下保护层158可以在Z方向上形成电容器100的底表面122。如图1A和图1B所示，下保护层158可以围绕一个或多个下端子118，并且该一个或多个下端子118可以延伸超过下保护层158或穿过下保护层158。换句话说，下保护层158可以不覆盖该一个或多个下端子118的暴露表面134。

如图1B所示，在本发明的一些方面，电容器100还可以包括绝缘层110，该绝缘层形成在氧化层108上。绝缘层110可以由任何合适的绝缘材料形成。在一些实施例中，绝缘层110由氮化硅(silicon nitride，SiN)形成。可以在绝缘层110上形成上导电层112，使得绝缘层110被放置在氧化层108与上导电层112之间。

如图1A和图1B所示，芯片109可以由衬底102、氧化层108、上导电层112、保护层156和158、以及可选的绝缘层110形成。多个上端子116和一个或多个下端子118可以耦接到芯片109。

每个上端子116可以耦接到上导电层112，以与上导电层112直接电连接。每个上端子116可以具有耦接到上导电层112的接触表面124和与该接触表面124相对的暴露表面126。每个上端子116可以具有在Z方向上从接触表面124延伸到暴露表面126的厚度128。每个上端子116可以具有从电容器100的顶表面120延伸到上端子116的暴露表面126的暴露厚度130。上端子116可以被配置用于被激光钻孔，以便在不牺牲电容器100的完整性(例如，物理结构、电气性能等)的情况下以各种已知方式提供与电容器100的连接。

如图2所示，每个上端子116的平面构造或平面形状可以大体上为圆形(圆圈形状)；然而，本发明考虑了具有圆角或边缘的任何合适的平面形状。每个上端子116可以具有在X方向上的最大宽度152。如图2所示，最大宽度152可以大体上相同或相等，或者多个上端子116中的一些或全部上端子可以具有与其他上端子116不同的宽度152。

如图1A、图1B和图2所示，多个上端子116中的每个上端子可以彼此不同。另外，多个上端子116中的每个上端子可以彼此共面。例如，每个上端子116的接触表面124可以彼此共面，例如，处于由上导电层112形成的平面中。每个上端子116的厚度128可以大体上相等。在如图1A和图1B所示的构造(在该构造中，每个上端子116的接触表面124是共面的，并且每个上端子116的厚度128大体上相等)中，每个上端子116的暴露表面126可以大体上是共面的。

一个或多个下端子118可以耦接到衬底102的底表面106以与衬底102直接电连接。至少一个下端子118可以包括多个下端子118。每个下端子118可以具有耦接到衬底102的表面106的接触表面132和与该接触表面132相对的暴露表面134。每个下端子118可以具有在Z方向上从接触表面132延伸到暴露表面134的厚度136。每个下端子118可以具有从电容器100的底表面122延伸到下端子118的暴露表面134的暴露厚度138。一个或多个下端子118可以被配置用于被激光钻孔，以便在不牺牲电容器100的完整性(例如，物理结构、电气性能等)的情况下以各种已知方式提供与电容器100的连接。

如图2所示，每个下端子118的平面构造或平面形状可以大体上为圆形(圆圈形状)；然而，本发明考虑了具有圆角或边缘的任何合适的平面形状。每个下端子118可以具有在X方向上的最大宽度154。最大宽度154可以大体上相同或相等，或者多个下端子118的一些或全部下端子可以具有与其他下端子118不同的宽度154。

如图1A、图1B和图2所示，在具有多个下端子118的构造中，该多个下端子118中的每个下端子可以彼此不同。另外，该多个下端子118中的每个下端子可以彼此共面。例如，每个下端子118的接触表面132可以彼此共面，例如，处于由衬底102的底表面106形成的平面中。每个下端子118的厚度136可以大体上相等。在如图1A和图1B所示的构造(在该构造中，每个下端子118的接触表面132是共面的，并且每个下端子118的厚度136大体上相等)中，每个下端子118的暴露表面134可以大体上是共面的。

多个上端子116可以在X方向和垂直于X方向的Y方向上彼此间隔开。该多个上端子116可以以几何图案布置，例如，布置在一个或多个行140中。该多个上端子116在第一行140a中的每个上端子、在第二行140b中的每个上端子、在第三行140c中的每个上端子、在第四行140d中的每个上端子等可以在X方向上间隔开距离142。该多个上端子116在行140(例如，行140a)中的每个上端子可以在Y方向上与相邻行(例如，行140b)中的上端子116间隔开距离144。该多个上端子116可以在X方向和垂直于X方向的Y方向上大体上均匀地间隔开。

当至少一个下端子118包括多个下端子118时，该多个下端子118可以在X方向和垂直于X方向的Y方向上彼此间隔开。该多个下端子118可以以几何图案布置，例如，布置在一个或多个行146中。该多个下端子118在第一行146a中的每个下端子、在第二行146b中的每个下端子、在第三行146c中的每个下端子、在第四行146d中的每个下端子等可以在X方向上间隔开距离148。该多个下端子118在行146(例如，行146a)中的每个下端子可以在Y方向上与相邻行(例如，行146b)中的下端子118间隔开距离150。该多个下端子118可以在X方向和垂直于X方向的Y方向上大体上均匀地间隔开。

如图1A和图1B所示，多个下端子118可以与多个上端子116在竖直的Z方向上大体上对齐。例如，第一行140a的上端子116可以与第一行146a的下端子118在Z方向上对齐。然而，将理解的是，多个上端子116和一个或多个下端子118可以以任何合适的构造布置，且不需要如所示出的在Z方向上完全对齐。多个下端子118可以具有与上端子116相同的平面形状(例如，大体上为圆圈形状)。此外，多个下端子118各自可以在X方向上具有与上端子116的最大宽度152大体上相同的最大宽度154。在图1A和图1B所示出的实施例中，下端子118和上端子116可以相对于X轴和Y轴具有大体上相同的构造。

如上所述，多个上端子116和一个或多个下端子118可以包括铜(Cu)。例如，多个上端子116和一个或多个下端子118可以通过镀铜形成。如上所述，上端子116可以具有从接触表面124延伸到暴露表面126的厚度128。上端子116的厚度128可以在如下范围内：从约1微米至约7微米，例如从约5微米至约7微米。如上所述，上端子116的厚度128应该大体上是均匀的，以使上端子116的接触表面124大体上是平面的。多个上端子116中的每个上端子的厚度128的大幅变化可能会导致电容器100不能均匀地连接到衬底(例如印刷电路板)，这可能会导致电容器100与衬底之间的电气连接故障。此外，多个上端子中的每个上端子的厚度128应力的大幅变化可能会将应力局部集中在衬底102上，这可能会导致芯片109的物理损坏(例如翘曲或开裂)。芯片109的物理损坏可能会降低电容器100与衬底(例如印刷电路板)的电连接的可靠性。

上端子116的宽度152与上端子116的厚度128之比可以在约50∶1(即，具有相对于宽度152增加的厚度128)至约1000∶1(即，具有相对于宽度152显著减小的厚度128)的范围内。宽度152与厚度128之比可以对芯片109上的应力集中(其是由上端子116造成的)产生影响。例如，当宽度152与厚度128之比较高时，上端子116可以在芯片109上产生较小的应力，因为多个上端子116可以各自在芯片109的更大的区域上延伸。通过降低芯片109上的局部应力集中(其可能对芯片109造成物理损坏(例如破裂和翘曲))，电容器100可以具有提升的可靠性和功能性。

芯片109可以具有在X方向上延伸的宽度160和在垂直于X方向的Y方向上延伸的长度162。衬底102可以具有能够覆盖芯片109的宽度160和长度162的外缘164。氧化层108可以具有被包含在衬底102的外缘164内的外缘166。当存在绝缘层110时，该绝缘层可以具有大体上等于氧化层108的外缘166的外缘168。上端子116可以形成在氧化层108上，并且被包含在氧化层108和/或绝缘层110的外缘166内，并且被包含在绝缘层110的外缘168内。一个或多个下端子118可以形成在衬底102的底表面106上，并且被包含在衬底102的外缘164内。

衬底102可以具有在Z方向上从顶表面104延伸到底表面106的厚度170。氧化层108可以具有在Z方向上延伸的厚度172。当存在绝缘层110时，该绝缘层可以具有在Z方向上延伸的厚度174。芯片109可以具有从顶表面120延伸到底表面122的总厚度176。厚度176可以在从约100微米至约250微米的范围内。

电容器100的宽度160和长度162与氧化层108的厚度172一起可以确定电容器100的电容值。可以选择氧化层108的厚度172以改善电容器100的电气性能。例如，对于具有给定宽度160和长度162的电容器100，可以改变氧化层108的厚度172以改变电容值。例如，随着氧化层108的厚度172增加，电容器100的电容值可以减小。此外，随着氧化层108的厚度172增加，电容器100的击穿电压(breakdown voltage，BDV)可以增加。氧化层108的厚度172可以在如下范围内：从约100nm至约5000nm，例如从约500nm至约3000nm，例如从约1000nm至约2000nm。

芯片109的宽度160可以在从约250微米至约1750微米的范围内。芯片109的长度162可以在从约250微米至约1750微米的范围内。宽度160与长度162之比可以在从约3∶1至约1∶3的范围内。例如，宽度160与长度162之比为约1∶1的电容器100可以具有大体上正方形的形状。当宽度160与长度162之比超过约3∶1时、或长度162与宽度160之比超过约3∶1时，不均匀的应力可能会局部集中在芯片109上，这会导致物理损坏(例如翘曲或开裂)。芯片109的物理损坏(例如翘曲或开裂)可能会降低电容器100与衬底(例如印刷电路板)的电连接的可靠性。

芯片109可以具有由长度162和宽度160确定的表面积(即，长度×宽度)。如上所述，每个上端子116可以具有接触表面124，该接触表面可以具有由其最大宽度152(即，直径)确定的表面积。所有上端子116的总累加表面积可以小于芯片109的表面积。例如，多个上端子116的累加表面积与芯片109的表面积之比可以在从约0.6∶1至约0.99∶1的范围内。多个上端子116的累加表面积与芯片109的表面积之比可以影响芯片109上的局部应力的大小。此外，多个上端子116中的每个上端子的厚度128也可以影响芯片109上的局部应力的大小。通过降低芯片109上的局部应力集中(其可能对芯片109造成物理损坏(例如破裂和翘曲))，电容器100可以具有提升的可靠性和功能性。因此，例如，如果上端子116具有增加的厚度，则可以相对于芯片109的表面积减小所述端子的最大宽度152和/或所述上端子116的累加表面积，以便减少可能导致电容器100故障或可靠性降低的翘曲、开裂或其他物理损坏的风险。

电容器100可以具有总厚度178，该总厚度在高达约150微米的范围内。通过具有小于或等于约150微米的总厚度178，电容器100可以具有足够薄的尺寸以能够被嵌入到衬底(例如，电路板)中。

一旦形成电容器100，然后就可以将电容器100安装到电路板。更具体地，电容器100可以被嵌入到电路板的衬底202内。以这种方式，包括多个上端子116和一个或多个下端子118的电容器100的部分或全部被嵌入到该板本身内，从而最小化了该板上的电容器100的高度分布。

图3示出了嵌入式电容器组件200。组件200可以包括衬底202。衬底202可以是具有导电迹线208的印刷电路板。印刷电路板202可以由任何合适的材料(例如FR4或聚四氟乙烯等)形成。应理解的是，如本领域所公知的，也可以将各种其他电子部件安装在板202上，并且单个电容器是仅出于说明的目的而示出的。无论如何，衬底202可以具有顶表面204(例如安装表面)。顶表面204可以具有凹入衬底202的凹口206。为了使其在板上的高度分布最小化，可以使用已知技术将电容器100嵌入到凹口206内并连接到衬底202。例如，可以在上端子116中形成一个或多个过孔210，并且可以使用已知技术将过孔210与印刷电路板的导电迹线208连接。

电容器100被嵌入的程度取决于各种因素，例如衬底202的厚度、凹口206的深度、电容器100的厚度178等。电路板(不包括所连接的电子部件)的厚度可以是从约0.1毫米至约5毫米，在一些实施例中从约0.2毫米至约3毫米，并且在一些实施例中从约0.4毫米至约1.5毫米。因此，取决于所采用的特定厚度，电容器100可以被嵌入以使上端子116的暴露表面124大体上与衬底202的顶表面204共面或在该顶表面204下方。例如，电容器100可以被嵌入并封闭在衬底202(例如电路板)的凹口206内。替代地，电容器100可以被嵌入以使上端子116的暴露表面124略微延伸到衬底202的顶表面204上方。无论如何，减小了电容器100所占据的高度分布(即，厚度178)，并且可以根据期望的用途来控制该高度分布。

参考图4，本公开的各方面涉及根据本公开各方面的用于形成电容器的方法300。总体而言，本文将参考图1A和/或图1B中的电容器100来描述方法300。然而，应理解的是，所公开的方法300可以用任何合适的电容器来实现。另外，尽管图3出于说明和论述的目的而描绘了以特定顺序执行的各步骤，但是本文所论述的方法不限于任何特定的顺序或布置。本领域技术人员使用本文所提供的公开内容将理解的是，可以在不偏离本公开的范围的情况下，以各种方式省略、重新排列、组合和/或调整本文所公开的方法的各个步骤。

方法300可以包括：在(302)处，在衬底102的表面104上形成氧化层108，该衬底包括半导体材料。例如，氧化层108可以原位生长在衬底102的顶表面104上。可以使用光刻(lithography)(例如，光刻(photolithography))技术来限定氧化层108的形状。例如，如果需要，可以通过蚀刻去除氧化层108的多个部分。

方法300可以包括：在(304)处，在氧化层108的至少一部分上沉积导电层112。导电层112可以被包含在氧化层108的外缘内。导电层112可以不与衬底102直接接触和/或直接电连接。

方法300可以包括：在(306)处，在导电层112上沉积多个上端子116，使得该多个上端子116中的每个上端子沿电容器100的顶表面120暴露，以便嵌入电容器100。该多个上端子116可以通过镀覆形成。

该法300可以包括：在(308)处，在衬底102的底表面106上沉积至少一个下端子118，使得该至少一个下端子118沿衬底102的底表面106暴露，以便嵌入电容器100。

本领域普通技术人员可以在不脱离本发明的精神和范围的情况下实践本发明的这些和其他修改和变型。另外，应理解的是，各个实施例的各方面可以全部或部分互换。此外，本领域普通技术人员将理解的是，前述描述仅作为示例，且不旨在限制在所附权利要求中进一步描述的本发明。