一种存储器件的制造方法及存储器件

技术领域

本发明涉及半导体技术领域，特别是涉及一种存储器件的制造方法及存储器件。

背景技术

在集成电路的应用过程中，各类器件的性能会受到各层材料之间的间距影响，尤其是存储器件，因为各层材料之间的间距，影响了器件的金属布线。

在实际操作过程中，本申请的研发人员发现，当前的半导体器件制造方案中，尤其是存储器件的制造，所形成的埋栅结构的后道工艺中，金属布线精度要求较高，导致金属布线困难，影响了制造效率。

发明内容

本发明主要解决的技术问题是：提供一种存储器件的制造方法及存储器件，能有效增大存储器件的金属层之间的间距，降低金属布线精度要求，提高了制造效率。

为解决上述技术问题，本申请采用的一技术方案是：提供一种存储器件的制造方法，包括：提供半导体基材，所述半导体基材包括衬底和所述衬底上的硬掩膜层，其中，所述硬掩膜层包括半导体材料层，所述半导体材料层与所述衬底接触；在所述半导体基材中开设多个第一凹槽，所述多个第一凹槽的一部分位于存储区域，所述第一凹槽在所述衬底中的部分定义为基体凹槽；在所述基体凹槽的底部形成栅绝缘层和半浮栅，所述半浮栅的一部分与所述衬底接触，另一部分与所述衬底之间通过所述栅绝缘层隔离；在所述多个第一凹槽中分别形成栅间介质层和控制栅极层，移除所述存储区域的所述第一凹槽中的部分的所述控制栅极层形成存储单元的控制栅；移除漏极侧的所述硬掩膜层，保留源极侧的所述半导体材料层，在所述漏极侧的衬底中形成漏极，在所述源极侧的所述半导体材料层中形成源极。

在本申请一实施例中，所述存储区域包括漏极引出区域和公共源引出区域；所述多个第一凹槽的另一部分位于引出区域；保留所述引出区域中的所述第一凹槽中的所述控制栅极层作为所述存储单元的控制栅引出线，所述控制栅引出线连接同一行的多个所述存储单元的所述控制栅。

在本申请一实施例中，进一步包括：形成连接改善层，所述连接改善层包括漏连接改善部、源连接改善部和控制栅连接改善部，所述漏连接改善部设置在所述漏极上以作为所述存储单元的漏极引出端，所述源连接改善部设置在所述源极上以作为两相邻行的多个所述存储单元的公共源引出端，所述控制栅连接改善部设置在所述引出区域中所述控制栅引出线上以作为同一行的多个所述存储单元的控制栅引出端。

在本申请一实施例中，进一步包括：在所述连接改善层上覆盖层间介质层，并在所述层间介质层中形成连接柱，连接柱包括漏极连接柱、源极连接柱和控制栅连接柱，所述漏极连接柱对应所述漏极引出端，所述源极连接柱对应所述公共源引出端，所述控制栅连接柱对应所述控制栅引出端；在所述层间介质层上形成图案化的第一金属层，所述第一金属层包括位线、源极线和控制栅触点，所述位线和所述源极线分别沿所述第一方向延伸，每个所述位线连接所述漏极引出区域同一列的多个所述漏极连接柱，每个所述源极线连接所述公共源引出区域同一列的多个所述源极连接柱，每个所述控制栅触点分别连接一个相应的所述控制栅连接柱；在所述第一金属层上形成图案化的第二金属层，所述第二金属层包括字线，所述字线沿第二方向延伸，每个所述字线连接同一行的至少一个所述控制栅连接柱。

在本申请一实施例中，所述在所述基体凹槽的底部形成栅绝缘层和半浮栅，包括：在所述基体凹槽的内壁形成第一绝缘层，在所述第一绝缘层上形成牺牲材料，所述牺牲材料填充所述第一凹槽；移除部分所述牺牲材料和所述第一绝缘层形成接触窗口；去除剩余的所述牺牲材料，在所述第一凹槽中填充栅极材料；移除部分所述栅极材料和第一绝缘层，以在所述基体凹槽的底部形成半浮栅和栅绝缘层；其中，残留的栅极材料为所述半浮栅，残留的第一绝缘层为所述栅绝缘层，所述半浮栅的一部分通过所述接触窗口与所述衬底接触，另一部分与所述衬底之间通过所述栅绝缘层隔离。

在本申请一实施例中，所述在所述基体凹槽的底部形成栅绝缘层和半浮栅，包括：在所述基体凹槽的内壁上形成第一绝缘层，并在第一凹槽内填充第一栅极材料；移除部分所述第一栅极材料和部分所述第一绝缘层形成接触窗口，在所述接触窗口上方形成第二栅极材料；移除部分所述第一栅极材料、所述第二栅极材料和所述第一绝缘层，保留所述基体凹槽的第一槽段中的所述第一栅极材料、所述第二栅极材料和所述第一绝缘层；其中，残留的所述第一栅极材料、所述第二栅极材料和所述第一绝缘层分别作为所述第一栅极、所述第二栅极和所述栅绝缘层，并以所述第一栅极和所述第二栅极配合构成所述半浮栅。

在本申请一实施例中，所述衬底中设置有浅沟槽隔离结构，其中，所述浅沟槽隔离结构的部分设置在所述衬底内，部分从所述衬底露出，所述浅沟槽隔离结构沿第二方向间隔设置，且沿第一方向延伸；在所述基体凹槽的底部形成栅绝缘层和半浮栅之后，移除所述浅沟槽隔离结构的部分以形成第一隔离部分，其中，所述第一隔离部分中残留的所述浅沟槽隔离结构的高度不高于所述半浮栅的高度。

在本申请一实施例中，所述在所述多个第一凹槽中分别形成栅间介质层和控制栅极层，移除所述存储区域的所述第一凹槽中的部分的所述控制栅极层形成存储单元的控制栅，包括：形成所述栅间介质层，其中，所述栅间介质层至少覆盖所述半浮栅；在所述栅间介质层上覆盖第三栅极材料，所述第三栅极材料与所述第一凹槽的最高点齐平；移除所述存储区域的所述第一凹槽中部分的所述第三栅极材料，至残留的所述第三栅极材料不高于所述基体凹槽的最高点，并保留所述引出区域的所述第一凹槽中的所述第三栅极材料作为所述存储单元的控制栅引出线，其中，残留的所述第三栅极材料作为所述存储区域的所述控制栅极层，以形成所述存储单元的控制栅。

在本申请一实施例中，在第二方向上，每隔预设数量的所述第一凹槽的所述引出区域的至少一个所述第一凹槽被屏蔽，保留引出区域的所述第一凹槽中部分的所述第三栅极材料，其中，在所述第二方向上，同一行的所述第一凹槽中保留的所述第三栅极材料，作为该行存储单元中所有控制栅的连接点，用于实现同一行存储区域中的所述控制栅极层与外界的连接。

为解决上述技术问题，本申请采用的另一技术方案是：提供一种存储器件，包括：衬底、基体凹槽、栅绝缘层、半浮栅、栅间介质层、控制栅极层和半导体材料层；其中，从所述衬底的表面朝向所述衬底开设有多个基体凹槽，所述多个基体凹槽的一部分位于存储区域；半浮栅填充在所述基体凹槽的底部，所述半浮栅的一部分与所述衬底接触，另一部分与所述衬底之间通过所述栅绝缘层隔离；栅间介质层覆盖在所述半浮栅上；控制栅极层设置在所述栅间介质层上，所述存储区域的所述控制栅极层构成存储器件中存储单元的控制栅；半导体材料层设置在源极侧的所述衬底上，源极形成在所述半导体材料层中，漏极形成在漏极侧的所述衬底中。

在本申请一实施例中，所述存储区域包括漏极引出区域和公共源引出区域；所述多个基体凹槽的另一部分位于引出区域；所述引出区域中的所述控制栅极层的高度高于所述基体凹槽的高度，以作为所述存储单元的控制栅引出线，所述控制栅引出线连接同一行的多个所述存储单元的所述控制栅。

在本申请一实施例中，还包括：连接改善层，其中，所述连接改善层包括漏连接改善部、源连接改善部和控制栅连接改善部，所述漏连接改善部设置在所述漏极上以作为所述存储单元的漏极引出端，所述源连接改善部设置在所述源极上以作为两相邻行的多个所述存储单元的公共源引出端，所述控制栅连接改善部设置在所述引出区域中所述控制栅引出线上以作为同一行的多个所述存储单元的控制栅引出端。

在本申请一实施例中，还包括：层间介质层，覆盖所述连接改善层，在所述层间介质层中形成有多个连接柱；其中，连接柱包括漏极连接柱、源极连接柱和控制栅连接柱，所述漏极连接柱对应所述漏极引出区域的所述漏极引出端，所述源极连接柱对应所述公共源引出区域的所述公共源引出端，所述控制栅连接柱对应所述引出区域的所述控制栅引出端；第一金属层，位于所述层间介质层上，其中，所述第一金属层包括位线、源极线和控制栅触点，所述位线和所述源极线分别沿所述第一方向延伸，每个所述位线连接所述漏极引出区域同一列的多个所述漏极连接柱，每个所述源极线连接所述公共源引出区域同一列的多个所述源极连接柱，每个所述控制栅触点分别连接一个相应的所述控制栅连接柱；第二金属层，位于所述第一金属层上，其中，所述第二金属层包括字线，所述字线沿第二方向延伸，每个所述字线连接同一行的至少一个所述控制栅连接柱。

在本申请一实施例中，所述半浮栅包括第一栅极和第二栅极，所述第一栅极藉由所述栅绝缘层和所述衬底隔离，所述第二栅极与所述衬底接触；其中，至少所述第二栅极与所述衬底接触处为单晶材质。

在本申请一实施例中，所述衬底中形成有浅沟槽隔离结构，所述浅沟槽隔离结构沿第二方向间隔设置，且沿第一方向延伸；其中，所述浅沟槽隔离结构包括间隔设置的第一隔离部分和第二隔离部分，所述第一隔离部分设置在衬底内，所述第二隔离部分从所述衬底凸出；所述控制栅和所述控制栅引出线通过所述第一隔离部分上的控制栅极层连接。

在本申请一实施例中，在第二方向上，每隔预设数量的所述控制栅至少设置有一个对应的控制栅引出线，所述控制栅引出线作为连接点，用于实现同一行所述控制栅与外界的连接。

在本申请一实施例中，还包括：第二绝缘层和隔离挡墙，其中，第二绝缘层覆盖所述存储区域的控制栅极层；隔离挡墙位于所述第二绝缘层和/或所述控制栅极层的两侧。

区别于现有技术，本申请提供的存储器件的制造方法，包括：提供半导体基材，所述半导体基材包括衬底和所述衬底上的硬掩膜层，其中，所述硬掩膜层包括半导体材料层，所述半导体材料层与所述衬底接触；在所述半导体基材中开设多个第一凹槽，所述多个第一凹槽的一部分位于存储区域，所述第一凹槽在所述衬底中的部分定义为基体凹槽；在所述基体凹槽的底部形成栅绝缘层和半浮栅，所述半浮栅的一部分与所述衬底接触，另一部分与所述衬底之间通过所述栅绝缘层隔离；在所述多个第一凹槽中分别形成栅间介质层和控制栅极层，移除所述存储区域的所述第一凹槽中的部分的所述控制栅极层形成存储单元的控制栅；移除漏极侧的所述硬掩膜层，保留源极侧的所述半导体材料层，在所述漏极侧的衬底中形成漏极，在所述源极侧的所述半导体材料层中形成源极。即本申请中，在源极侧的半导体材料层中形成存储单元的源极，可以连接两相邻行上的多个存储单元的共用源极区，进而增大了金属层之间的间距，降低金属布线精度要求，提高了制造效率。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：

图1是本申请中存储器件的制造方法一实施例的流程示意图；

图2a-2b是本申请中半导体基体一实施例第二方向和第一方向的结构示意图；

图3a-3b是本申请中向衬底开设第二凹槽一实施例的第二方向和第一方向结构示意图；

图4a-4b是本申请中形成浅沟槽隔离结构一实施例的第二方向和第一方向结构示意图；

图5a-5b是本申请中形成第二阱区一实施例的第二方向和第一方向结构示意图；

图6a-6b是本申请中移除第一介质层一实施例的第二方向和第一方向结构示意图；

图7a-7b是本申请中形成硬掩膜层一实施例的第二方向和第一方向结构示意图；

图8a-8b是本申请中开设第一凹槽一实施例的第二方向和第一方向结构示意图；

图9a-9b是本申请中填充第一栅极材料一实施例的第二方向和第一方向结构示意图；

图10a-10b是本申请中形成接触窗口一实施例的第二方向和第一方向结构示意图；

图11a-11b是本申请中填充第二栅极材料一实施例的第二方向和第一方向结构示意图；

图12a-12b是本申请中形成半浮栅一实施例的第二方向和第一方向结构示意图；

图13a-13b是本申请中形成第一隔离部分一实施例的第二方向和第一方向结构示意图；

图14a-14b是本申请中继续降低浅沟槽隔离结构而形成第一隔离部分另一实施例的第二方向和第一方向结构示意图；

图15a-15b是本申请中形成栅间介质层和第三栅极材料一实施例的第二方向和第一方向结构示意图；

图16a-16b是本申请中覆盖第三栅极材料一实施例的第二方向和第一方向结构示意图；

图17a-17b是本申请中移除部分第三栅极材料一实施例的第二方向和第一方向结构示意图；

图18a-18b是本申请中形成第二绝缘层一实施例的第二方向和第一方向结构示意图；

图19a-19b是本申请中移除硬掩膜层一实施例的第二方向和第一方向结构示意图；

图20a-20b为本申请中形成隔离挡墙一实施例的第二方向和第一方向结构示意图；

图21a-21b为本申请中形成连接改善层一实施例的第二方向和第一方向结构示意图；

图22为本申请中在存储器件上形成层间介质层一实施例的俯视图；

图23为本申请中第一方向第三类区域一实施例的截面图；

图24为本申请中在存储器件的层间介质层上形成第一金属层一实施例的俯视图；

图25是在存储器件的第一金属层上形成第二金属层一实施例的俯视图。

附图中，衬底100、第二凹槽101、浅沟槽隔离结构102、第一凹槽103、第一槽段1031、第二槽段1032、空余区域1033、第一绝缘层104、栅绝缘层1041、第一栅极材料105、第一栅极1051、第二栅极材料106、第二栅极1061、第一介质层200、连接改善层210、漏连接改善部211、源连接改善部212、控制栅连接改善部213、第二介质层300、硬掩膜层400、半导体材料层410、保护层420、栅间介质层500、第三栅极材料600、控制栅极层610、空闲区域620、隔离挡墙630、第二绝缘层700、氧化层710、层间介质层800、连接柱810、条状源极区820、第一金属层m1、位线m11、源极线m12、控制栅触点m13、第二金属层m2、字线m21。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在当前的存储器件制造过程中，尤其是存储器件的制造，在制造半浮栅所形成的埋栅结构，在其后道工艺中，金属布线精度要求较高，导致金属布线困难，影响了器件的制造效率。

因此，提供一种存储器件的制造方法，在两相邻第一凹槽之间的半导体材料层中形成存储单元的源极，并作为两相邻行上的多个存储单元的共用源极区，进而增大了金属层之间的间距，降低金属布线精度要求，提高了制造效率。

请参阅图1，图1是本申请中存储器件的制造方法一实施例的流程示意图。

如图1所示，本申请的存储器件的制造方法，包括：

S11、提供半导体基材，半导体基材包括衬底和衬底上的硬掩膜层，其中，硬掩膜层包括半导体材料层，半导体材料层与衬底接触。

步骤S11中的半导体基材如图7a、7b所示，步骤S11一实施例的操作流程如下：

提供衬底，并在衬底上依次形成第一介质层和第二介质层。

其中，衬底可以是本领域公知的任意合适的底材，例如可以是以下所提到的材料中的至少一种：硅(Si)、锗(Ge)、锗硅(SiGe)、碳硅(SiC)、碳锗硅(SiGeC)、砷化铟(InAs)、砷化镓(GaAs)、磷化铟(InP)或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)。

参阅图2a和图2b，是本申请中半导体基体一实施例第二方向和第一方向的结构示意图。

具体地，提供衬底100，在衬底上依次形成第一介质层200和第二介质层300。

在一些实施例中，第一介质层200可以为氧化层，如氧化硅层，第二介质层300可以为氮化层，如氮化硅层。

从第二介质层朝向衬底开设第二凹槽，其中，第二凹槽沿第二方向间隔设置，且沿第一方向延伸。

其中，第二方向为字线延伸方向(wordline，WL)，第二方向也即X方向，第一方向为位线延伸方向(bitline，BL)，第一方向也即Y方向，也即，第一方向和第二方向在同一水平面垂直。

参阅图3a和图3b，是本申请中向衬底开设第二凹槽一实施例的第二方向和第一方向结构示意图。

如图3a所示，在第二方向上，从第二介质层300向衬底100开设第二凹槽101。如图3b所示，在第一方向上，衬底100上依次形成有第一介质层200和第二介质层300。

在一些实施例中，多个第二凹槽101沿第二方向(X方向)依次间隔分布，第二凹槽的底部高于衬底100的底部，即第二凹槽101延伸至衬底100的一部分。

进一步地，在第二凹槽中填充隔离材料以形成浅沟槽隔离结构；并进行离子注入，以在衬底中形成第一阱区。

参阅图4a和图4b，是本申请中形成浅沟槽隔离结构一实施例的第二方向和第一方向结构示意图。

如图4a所示，在第二方向上，在第二凹槽101中填充隔离材料以形成浅沟槽隔离结构102，进而对衬底100进行离子注入，以在衬底100中形成第一阱区110；其中浅沟槽隔离结构102贯穿至第一阱区110中，浅沟槽隔离结构102的底部高于第一阱区110的底部，并低于第一阱区110的顶部；如图4b所示，在第一方向上，对衬底100进行离子注入，以在衬底100中形成第一阱区110。

在一些实施例中，第一阱区110的最低点高于衬底100的最低点，且第一阱区110的最高点低于衬底100的最高点，即第一阱区110位于衬底100中。

在一些实施例中，浅沟槽隔离结构102的部分设置在衬底100内，部分从衬底100凸出，以将衬底限定出多个有源区(Active Area,AA)，浅沟槽隔离结构102沿第一方向延伸，并在第二方向上间隔设置。

在形成浅沟槽隔离结构102之后，移除第二介质层300，并露出浅沟槽隔离结构102的部分。

利用第一介质层200作为阻挡层对衬底100进行离子注入，以在衬底100靠近第一介质层200的一侧内形成第二阱区120；其中第二阱区120的掺杂类型与第一阱区110的掺杂类型不同。

参阅图5a和图5b，是本申请中形成第二阱区一实施例的第二方向和第一方向结构示意图。

如图5a所示，在第二方向上，移除第二介质层300，使得浅沟槽隔离结构102的部分露出，并利用第一介质层200作为阻挡层对衬底100进行离子注入，以在衬底100靠近第一介质层200的一侧内形成第二阱区120；如图5b所示，在第一方向上，移除第二介质层300，使得第一介质层200露出，并利用第一介质层200作为阻挡层对衬底100进行离子注入，以在衬底100靠近第一介质层200的一侧内形成第二阱区120，其中，第二阱区120在第一阱区110之上。

在一些实施例中，第一阱区110与第二阱区120的掺杂类型不同，也即第一阱区110和第二阱区120的掺杂类型相反；例如，第一阱区110为N型掺杂阱区，则第二阱区120为P型掺杂阱区；反之，第一阱区110为为P型掺杂阱区，则第二阱区为N型掺杂阱区。

接着，移除第一介质层，露出衬底，并降低浅沟槽隔离结构的高度。

参阅图6a和图6b，是本申请中移除第一介质层一实施例的第二方向和第一方向结构示意图。

如图6a所示，在第二方向上，移除第一介质层200，使得衬底100露出，并对浅沟槽隔离结构102的高度进行降低，降低到露出的浅沟槽隔离结构高度为200A至400A，1A＝0.1纳米，如降低到300A，也即露出的浅沟槽隔离结构的高度为300A；如图6b所示，在第一方向上，移除第一介质层200，使得衬底100露出。

在一些实施例中，可以采用HF气体移除第一介质层200。

然后，在衬底上形成半导体材料层和保护层，并以半导体材料层和保护层为硬掩膜层，其中，半导体材料层填充在相邻两浅沟槽隔离结构之间并覆盖浅沟槽隔离结构。

参阅图7a和图7b，是本申请中形成硬掩膜层一实施例的第二方向和第一方向结构示意图。

具体地，如图7a所示，在第二方向上，在衬底100上形成半导体材料层410，使得半导体材料层410填充在相邻两浅沟槽隔离结构102之间，并覆盖浅沟槽隔离结构102，进而在半导体材料层410上形成保护层420；在第一方向上，在衬底100上形成半导体材料层410，进而在半导体材料层410上形成保护层420，并以半导体材料层410和保护层420为硬掩膜层400。

在一些实施例中，保护层420可以为多层结构，也可以为单层结构；当保护层420为多层结构时，可以包括第一保护层和第二保护层，第一保护层可以是氮化硅层，第二保护层可以是氧化硅层，以组成NO结构的保护层420；当保护层420为单层结构时，可以为氮化硅层。

S12、在半导体基材中开设多个第一凹槽，多个第一凹槽的一部分位于存储区域，第一凹槽在衬底中的部分定义为基体凹槽。

参阅图8a和图8b，是本申请中开设第一凹槽一实施例的第二方向和第一方向结构示意图。

从硬掩膜层400朝向衬底100的有源区开设多个第一凹槽103，一部分的第一凹槽103位于存储区域，另一部分的第一凹槽位于引出区域，在第二方向上，第一凹槽103被浅沟槽隔离结构102隔开，且在第一方向上多个第一凹槽103间隔设置。

如图8a所示，在第二方向上，移除相邻两第一凹槽103之间的浅沟槽隔离结构102上的部分硬掩膜层400，以露出部分的浅沟槽隔离结构102，进而在浅沟槽隔离结构102之间的有源区开设第一凹槽103；如图8b所示，在第一方向上，从硬掩膜层400向衬底100的有源区开设间隔设置的多个第一凹槽103。

在一些实施例中，第一凹槽103依次贯穿保护层420、半导体材料层410和第二阱区120，即贯穿硬掩膜层400和第二阱区120，也即第一凹槽103底部与第一阱区110接触，使得第一阱区110通过第一凹槽103裸露。

S13、在基体凹槽的底部形成栅绝缘层和半浮栅，半浮栅的一部分与衬底接触，另一部分与衬底之间通过栅绝缘层隔离。

其中，基体凹槽包括第一槽段和第二槽段，基体凹槽的底部为第一槽段1031，即第一槽段1031为形成有半浮栅的基体凹槽的底部部分，第二槽段1032在第一槽段1031之上。

步骤S13一实施例的操作流程如下，包括：

在基体凹槽的内壁上形成第一绝缘层，并在第一凹槽内填充第一栅极材料，移除部分第一栅极材料和部分第一绝缘层形成接触窗口，在接触窗口上方形成第二栅极材料。

参阅图9a和图9b，是本申请中填充第一栅极材料一实施例的第二方向和第一方向结构示意图。

如图9a所示，在第二方向上，在基体凹槽的内壁上形成第一绝缘层104，如采用热氧化工艺在裸露的衬底上形成第一绝缘层104，并在第一凹槽103内填充第一栅极材料105，并使得第一栅极材料105覆盖第一凹槽103；如图9b所示，在第一方向上，在基体凹槽的内壁上形成第一绝缘层104，并在第一凹槽103内填充第一栅极材料105，使得第一栅极材料105与硬掩膜层400齐平，也即与保护层420齐平。

在一些实施例中，第一栅极材料105可以为多晶材料，如多晶硅，在填充第一栅极材料105后，对第一栅极材料105进行化学机械抛光，使得第一栅极材料105与保护层420齐平。

在一些实施例中，执行在第一凹槽103的内壁上形成第一绝缘层104，并在第一凹槽103内填充第一栅极材料105时，第一栅极材料105还覆盖浅沟槽隔离结构102，参阅图9a。

移除部分第一栅极材料和部分第一绝缘层，形成接触窗口。

参阅图10a和图10b，是本申请中形成接触窗口一实施例的第二方向和第一方向结构示意图。

如图10a所示，在第二方向上，保持如图9a所示的结构；如图10b所示，在第一方向上，移除第一凹槽103内的第一栅极材料105的部分和相应的第一绝缘层104的部分，并使得基体凹槽中第一槽段1031内的部分第一栅极材料105和部分第一绝缘层104移除，形成与衬底100的接触窗口。

其中，基体凹槽包括第一槽段1031和第二槽段1032，第二槽段1032在第一槽段1031之上，即第一槽段1031为第一凹槽103的底部部分，第一槽段1031用于放置栅绝缘层和半浮栅，第二槽段1032用于放置控制栅极层。

在一些实施例中，移除方式可以采用光刻处理、刻蚀处理。

进而，在第一凹槽103的空闲区域中填充第二栅极材料，也即在接触窗口上方形成第二栅极材料；其中，在第一槽段1031中的第二栅极材料通过接触窗口接触衬底。

参阅图11a和图11b，是本申请中填充第二栅极材料一实施例的第二方向和第一方向结构示意图。

如图11a所示，在第二方向上，保持如图10a所示的结构；如图10b所示，在第一方向上，移除第一凹槽103内的第一栅极材料105的部分和相应的第一绝缘层104的部分之后，形成第一凹槽103的空闲区域，并在第一凹槽103的空闲区域中填充第二栅极材料106，也即在接触窗口上方形成第二栅极材料106，并在填充之后进行化学机械抛光，使得填充之后的表面平整；又由于第一槽段1031中至少部分的第一绝缘层104被移除而形成接触窗口，因此，在第一槽段1031中的第二栅极材料106可以通过接触窗口接触到衬底100，如接触第二阱区120。

可以采用外延或者沉积工艺形成第二栅极材料，在其中一实施例中，通过外延工艺形成第二栅极材料，使得至少第二栅极材料与衬底接触处为单晶材质。

在填充第二栅极材料106之后，移除第一凹槽103中部分的第一栅极材料105、第二栅极材料106和第一绝缘层104，保留基体凹槽底部(即第一槽段1031中)的第一栅极材料105、第二栅极材料106和第一绝缘层104；其中，残留在第一槽段1031中的第一栅极材料105、第二栅极材料106和第一绝缘层104分别作为第一栅极1051、第二栅极1061和栅绝缘层，并以第一栅极1051和第二栅极1061配合构成半浮栅。

参阅图12a和图12b，是本申请中形成半浮栅一实施例的第二方向和第一方向结构示意图。

如图12a所示，在第二方向上，将第一凹槽103中的部分第一栅极材料105、第二栅极材料106和第一绝缘层104去除，并保留第一槽段1031中的第一栅极材料105、第二栅极材料106和第一绝缘层104，并以保留的第一槽段1031中的第一栅极材料105作为第一栅极1051，以保留的第一槽段1031中的第二栅极材料106作为第二栅极1061，以保留的第一槽段1031中的第一绝缘层104作为栅绝缘层1041，并以第一栅极1051和第二栅极1061作为半浮栅。其中，保留有第一栅极1051、第二栅极1061和栅绝缘层1041的基体凹槽底部即为第一槽段1031。

在一些实施例中，执行移除第一凹槽103中部分的第一栅极材料105、第二栅极材料106和第一绝缘层104的步骤时，覆盖在浅沟槽隔离结构102上的部分的第一栅极材料105同时被移除，从而继续露出浅沟槽隔离结构102的部分。

如图12a所示，在第一方向上，将覆盖在浅沟槽隔离结构102上的部分的第一栅极材料105同时移除，使得浅沟槽隔离结构102继续露出。

在一些实施例中，降低浅沟槽隔离结构的高度以形成第一隔离部分。

在另一实施例中，在基体凹槽的内壁形成第一绝缘层104，在第一绝缘层104上形成牺牲材料，牺牲材料填满第一凹槽103；移除部分牺牲材料和第一绝缘层104，以在基体凹槽的第一槽段1031侧壁形成接触窗口；去除牺牲材料，填充栅极材料；移除第一凹槽103中部分的栅极材料和第一绝缘层104，以在第一槽段1031形成半浮栅和栅绝缘层。

其中，残留的栅极材料为半浮栅，残留的第一绝缘层为栅绝缘层，半浮栅的一部分通过接触窗口与衬底接触，另一部分与衬底之间通过栅绝缘层隔离。

牺牲材料的材质例如为富含硅的复合材料或其他合适的介质材料，其中，第一槽段1031中残留的栅极材料即为半浮栅，第一槽段1031中残留的第一绝缘层104即为栅绝缘层。

以下的流程中以半浮栅包括第一栅极和第二栅极为例。

参阅图13a和图13b，是本申请中形成第一隔离部分一实施例的第二方向和第一方向结构示意图。

如图13a所示，在第二方向上，基于图12a，将露出部分的浅沟槽隔离结构102移除，即降低浅沟槽隔离结构102的高度，使得浅沟槽隔离结构102的高度不高于半浮栅的高度，以形成第一隔离部分；如图13b所示，在第一方向上，可以保持如图12b的结构。

在一些实施例中，执行降低浅沟槽隔离结构102的高度以形成第一隔离部分时，残留的浅沟槽隔离结构102的可以与半浮栅齐平，以作为第一隔离部分。

参阅图14a和图14b，是本申请中继续降低浅沟槽隔离结构而形成第一隔离部分另一实施例的第二方向和第一方向结构示意图。

如图14a所示，在第一方向上，基于图13a，移除浅沟槽隔离结构102的部分，使得浅沟槽隔离结构102的高度低于半浮栅的高度，并将残留的浅沟槽隔离结构102的部分作为第一隔离部分；如图14b所示，在第二方向上，可以去除保护层420。

在一些实施例中，这里的移除处理可以是先采用湿法蚀刻，再采用干法蚀刻。

S14、在多个第一凹槽中分别形成栅间介质层和控制栅极层，移除存储区域的第一凹槽中的部分的控制栅极层形成存储单元的控制栅。

步骤S14一实施例的操作流程如下，包括：

形成栅间介质层500，其中，栅间介质层500至少覆盖半浮栅。

在栅间介质层500上覆盖第三栅极材料，第三栅极材料与第一凹槽的最高点齐平。

参阅图15a和图15b，是本申请中形成栅间介质层和第三栅极材料一实施例的第二方向和第一方向结构示意图。

如图15a所示，在第二方向上，基于图14a，形成栅间介质层500，使得栅间介质层500覆盖第一隔离部分和第一槽段1031中的半浮栅，形成齿状结构，增大了半浮栅与控制栅之间的耦合面积；如图15b所示，在第一方向上，形成栅间介质层500，使得栅间介质层500覆盖半浮栅之上的第一凹槽103部分、以及覆盖两相邻第一凹槽之间区域上的残留的硬掩膜层400。

在栅间介质层上覆盖第三栅极材料，并移除多余的第三栅极材料至与第一凹槽的最高点齐平，即第三栅极材料与第一凹槽的最高点齐平。

参阅图16a和图16b，是本申请中覆盖第三栅极材料一实施例的第二方向和第一方向结构示意图。

如图16a所示，在第二方向上，基于图15a，在栅间介质层500上，覆盖第三栅极材料600，并移除多余的第三栅极材料600，使得第三栅极材料600与第一凹槽103的最高点齐平；如图15b所示，在第二方向上，基于图14b，在栅间介质层500上覆盖第三栅极材料600，并移除多余的第三栅极材料600，使得第三栅极材料600与第一凹槽103的最高点齐平。

移除存储区域的第一凹槽中部分的第三栅极材料，至残留的第三栅极材料不高于基体凹槽的最高点，并保留引出区域的第一凹槽中的第三栅极材料作为存储单元的控制栅引出线，其中，残留的第三栅极材料作为存储区域的控制栅极层，以形成存储单元的控制栅。

参阅图17a和图17b，是本申请中移除存储区域部分第三栅极材料及保留引出区域第一凹槽中的第三栅极材料一实施例的第二方向和第一方向结构示意图。

如图17a所示，在第二方向上，在存储区域形成了空闲区域620；如图17b所示，在第一方向上，移除存储区域的第一凹槽103中部分的第三栅极材料600形成空余区域1033，使得残留的第三栅极材料600不高于基体凹槽的最高点，并以残留的第三栅极材料600作为控制栅极层610。

为了更完整的表现器件的结构，图17b虚线的左边为第一方向上形成有空余区域1033的截面图，为以下图22中存储区域Y1方向的截面图；图17b虚线的右边为引出区域第一方向上保留第一凹槽103中第三栅极材料600的截面图，且以保留的第三栅极材料600作为控制栅引出线，为以下图22中引出区域Y2方向的截面图。如图17b所示，移除存储区域中的基体凹槽上方的第三栅极材料600，形成控制栅极层610。如图17a所示，在第一方向看来，则形成了空闲区域620。

S15、移除漏极侧的硬掩膜层，保留源极侧的半导体材料层，在所述漏极侧的衬底中形成漏极，在所述源极侧的所述半导体材料层中形成源极。

步骤S15一实施例的操作流程如下，包括：

在存储区域的第一凹槽的空余区域形成第二绝缘层，其中，漏极侧与源极侧在第一方向上交替设置在基体凹槽的两侧，源极侧和漏极侧为后续在该侧形成存储器件的源极和漏极。

在一些实施例中，保留有半导体材料层的基体凹槽一侧为源极侧，则基体凹槽的另一侧为漏极侧，其中，源极侧对应形成源极，漏极侧对应形成漏极。

参阅图18a和图18b，是本申请中形成第二绝缘层一实施例的第二方向和第一方向结构示意图。

如图18a所示，在第二方向上，基于图17a，在第三栅极材料600的空闲区域620形成第二绝缘层700；如图18b所示，在第一方向上，基于图18b，在第一凹槽103的空余区域1033形成第二绝缘层700，并进行化学机械抛光，使得平面平整，第二绝缘层700的材质例如为氧化硅。

在一些实施例中，在第一方向上(如下文中的图22的Y2方向)，引出区域的该列第一凹槽103中的第三栅极材料被完全保留；其中，引出区域的该列第一凹槽103中保留的第三栅极材料600作为存储单元中控制栅的连接点，用于实现存储区域中控制栅极层610与外界的连接。

在一些实施例中，在第二方向上，每隔预设数量个第一凹槽的引出区域的至少一个第一凹槽被屏蔽，保留引出区域的第一凹槽103中部分的第三栅极材料600，其中，在第二方向上，同一行的第一凹槽中保留的第三栅极材料600，作为该行存储单元中所有控制栅的连接点，用于实现同一行存储区域中的控制栅极层610与外界的连接；可以在固定距离BL，如每32列BL，做一个控制栅极接触区，即引出区域，使得控制栅极层610通过控制栅极接触区与外界的连接。

接着，移除漏极侧残留在衬底上的硬掩膜层，保留源极侧残留在衬底上的半导体材料层，源极侧和漏极侧指的是在基体凹槽的该侧后续会形成源极和漏极，例如，以基体凹槽保留有半导体材料层的一侧为源极侧，则基体凹槽的另一侧为漏极侧，也即源极侧和漏极侧在第一方向上交替设置，其中，源极侧对应源极，漏极侧对应漏极。图19b示出了相邻两个存储单元共用源极区的情况，移除漏极侧残留在衬底上的硬掩膜层，保留源极侧衬底上的半导体材料层，相邻基体凹槽之间残留在衬底上的半导体材料层用于后续形成共用源极区；其中，残留的半导体材料层不高于第二绝缘层的最高点。由于保留了所有的相邻基体凹槽之间的半导体材料层用于后续形成共用源极区，因此形成了条状源极区，多个存储单元共用该条状源极区，更具体地是，相邻两行存储单元共用该条状源极区。

参阅图19a和图19b，是本申请中移除硬掩膜层一实施例的第二方向和第一方向结构示意图。

在第二方向上，移除第二方向第二类区域的浅沟槽隔离结构中第二隔离部分上的第一绝缘层104和硬掩膜层400，如图19a所示，为第二方向第一类区域的截面图，保持如图18a的结构；如图19b所示，在第一方向上，移除漏极侧残留在衬底上的硬掩膜层，保留每两相邻基体凹槽之间残留在衬底上的半导体材料层；其中，残留的半导体材料层不高于第二绝缘层的最高点；具体地，在第一方向上，移除漏极侧上的硬掩膜层，保留源极侧上的半导体材料层。

在一些实施例中，还需要在衬底表面、半导体材料层以及控制栅极层上形成氧化层。

接着，在第二绝缘层和/或控制栅极层的两侧形成隔离挡墙。

参阅图20a和20b，为本申请中形成隔离挡墙一实施例的第二方向和第一方向结构示意图。

如图20a所示，在第二方向上，结构保持如图19a；如图20b所示，在第一方向上，在基体凹槽上残留的第二绝缘层700和/或第三栅极材料600的两侧形成隔离挡墙630，也即，在存储区域的基体凹槽上残留的第二绝缘层700的两侧形成隔离挡墙630，如图20b虚线左侧；在控制栅引出区域的基体凹槽上的第三栅极材料600的两侧形成隔离挡墙630，如图20b虚线右侧。

在一些实施例中，在第一凹槽103漏极侧的衬底中进行离子注入形成漏极，并对源极侧的半导体材料层进行离子注入形成源极；去掉氧化层，在源极、漏极和控制栅上形成连接改善层210。

其中，连接改善层210的材质可以为金属硅化物，连接改善层210包括漏连接改善部211、源连接改善部212和控制栅连接改善部213，其中，漏连接改善部211设置在漏极侧的衬底上，也即设置在漏极上，以作为存储单元的漏极引出端；源连接改善部212设置在源极侧残留的半导体材料层上，也即设置在源极上，以作为两相邻行的多个存储单元的公共源引出端；控制栅连接改善部213设置在引出区域中控制栅引出线上，以作为同一行的多个存储单元的控制栅引出端。

接着，在上述结构上，形成层间介质层。

参阅图21a-21b，为本申请中形成层间介质层一实施例的第二方向和第一方向结构示意图；图22为在存储器件上形成层间介质层一实施例的俯视图。

如图21a所示，在第二方向上，基于图20a，形成层间介质层800，以覆盖连接改善层210、第二绝缘层700和第三栅极材料600。如图21b所示，在第一方向上，形成层间介质层800，以覆盖第二绝缘层700和第三栅极材料600。

在一些实施例中，层间介质层800中设置有多个连接柱810，分别连接存储单元的漏极、源极和控制栅引出线；其中，连接柱810包括漏极连接柱811、源极连接柱812和控制栅连接柱813，漏极连接柱811对应漏极引出端，具体对应漏极引出区域的漏极引出端，源极连接柱812对应公共源引出端，具体对应公共源引出区域的的公共源引出端，控制栅连接柱813对应控制栅引出端，具体对应引出区域的的控制栅引出端。

如图22所示，存储器件可以划分为存储区域和引出区域，进一步地，存储区域还可以划分为漏极引出区域和公共源引出区域，另外，在第一方向，可以分为三个类区域，其中，Y1为第一方向第一类区域，即为存储区域的漏极引出区域，前述的xb图的虚线左边为第一方向第一类区域的截面图，该方向显示对应漏极引出端的漏极连接柱；Y2为第一方向第二类区域，即为引出区域，前述的xb图的虚线右边为第一方向第二类区域的截面图，该方向显示对应控制栅引出端的控制栅连接柱；Y3为第一方向第三类区域，即为存储区域的公共源引出区域，该方向显示对应公共源引出端的源极连接柱；在第二方向，可以分为三个类区域，其中，X1为第二方向第一类区域，对应漏极侧分立的多个漏极引出端及相应的漏极，第二隔离部分位于第二方向第二类区域X2；X2为第二方向第二类区域，前述的xa图都为第二方向第一类区域的截面图，对应基体凹槽，即显示浅沟槽隔离结构和控制栅的截面图，且同一行的控制栅连接在一起，第一隔离部分位于第二方向第一类区域X1；X3为第二方向第三类区域，对应源极侧的条状源极区。

其中，漏极引出区域中的漏极连接柱811用于连接存储单元的漏极，存储区域的条状源极区820向第二方向延伸，即多个存储单元共用源极区，通过公共源引出区域的源极连接柱812连接条状源极区820，引出区域的控制栅连接柱813用于连接同一行存储单元的控制栅。

在一些实施例中，公共源引出区域可以在固定距离BL，如每32列BL，做一个公共源引出区域，使得同一行的多个公共源引出端通过条状源极区820连接。

参阅图23，图23是本申请中第一方向第三类区域一实施例的截面图。

如图23所示，基于图21b和图22，条状源极区820(对应半导体材料层410)间隔两基体凹槽，设置在对应的衬底上的源极侧，形成对应的条状源极区820，且条状源极区820高于衬底，条状源极区820上设有源连接改善部212，并通过源极连接柱812连接至后续形成的第一金属层。

在层间介质层上继续生成第一金属层和第二金属层。

其中，在层间介质层上生成第一金属层如下。

参阅图24，图24是在存储器件的层间介质层上形成第一金属层一实施例的俯视图。

如图24所示，基于图22，在层间介质层800上生成第一金属层m1，第一金属层m1在第二方向上间隔设置，并沿第一方向延伸，第一金属层m1通过连接柱分别连接存储单元的漏极区、源极区，其中，第一金属层m1包括位线m11和源极线m12，位线m11和源极线m12分别沿第一方向延伸，位线m11通过漏极连接柱811连接漏连接改善部211至漏极区，源极线m12通过源极连接柱812连接源连接改善部至源极区。

在一些实施例中，第一金属层m1还可以包括控制栅触点m13，每个控制栅触点m13分别对应一个控制栅连接改善部，控制栅触点m13通过控制栅连接柱813连接控制栅连接改善部，其中，控制栅触点m13的横截面积可以比控制栅连接柱813的横截面积大，也可以比控制栅连接改善部的横截面积大，使得控制栅连接柱813可以有效连接上下相关的结构。

图中显示的漏极连接柱811、源极连接柱812实际在第一金属层m1的下方，在此显示出来，是为了明确各连接柱所在的平面位置关系。

然后，在第一金属层上形成第二金属层。

参阅图25，图25是在存储器件的第一金属层上形成第二金属层一实施例的俯视图。

如图25所示，基于图24，在第一金属层m1上形成第二金属层m2，第二金属层m2包括多个字线m21，多个字线m21在第一方向上间隔设置，并沿第二方向延伸，其中，第二金属层m2通过连接柱连接控制栅连接改善部，且每一字线连接同一行的至少一个控制栅连接改善部。

在一些实施例中，第一金属层和第二金属层间隔设置，也即第一金属层和第二金属层不接触，中间隔着另一层间介质层。

在一些实施例中，第一金属层沿第一方向延伸，第二金属层沿第二方向延伸。

本实施例中，将残留在每两相邻第一凹槽之间的半导体材料层作为存储单元的条状源极区820，连接两相邻行上的多个存储单元的公共源极端，进而增大了后续形成的金属层之间的间距，降低金属布线精度要求，提高了制造效率。

本申请中，还包括一种存储器件，包括衬底、基体凹槽、栅绝缘层、半浮栅、栅间介质层、控制栅极层和半导体材料层；其中，基体凹槽从衬底的表面朝向衬底开设有多个基体凹槽，其中，多个基体凹槽的一部分位于存储区域；栅绝缘层和半浮栅形成在基体凹槽的底部，半浮栅的一部分与衬底接触，另一部分与衬底之间通过栅绝缘层隔离；栅间介质层覆盖在半浮栅上；控制栅极层设置在栅间介质层上，存储区域的控制栅极层构成存储器件中存储单元的控制栅；半导体材料层设置在源极侧的衬底上，其中，源极形成在半导体材料层中，漏极形成在漏极侧的衬底中。

在一些实施例中，存储区域包括漏极引出区域和公共源引出区域；多个基体凹槽的另一部分位于引出区域；引出区域中的控制栅极层的高度高于基体凹槽的高度，以作为存储单元的控制栅引出线，控制栅引出线连接同一行的多个存储单元的控制栅。

在一些实施例中，还包括：连接改善层；其中，连接改善层覆盖控制栅极层和半导体材料层，连接改善层包括漏连接改善部、源连接改善部和控制栅连接改善部，漏连接改善部设置在漏极侧的衬底上，也即设置在漏极上，以作为存储单元的漏极引出端；源连接改善部设置在源极侧的半导体材料层上，也即设置在源极上，以作为两相邻行的多个存储单元的公共源引出端；控制栅连接改善部设置在引出区域中控制栅引出线上，以作为同一行的多个存储单元的控制栅引出端。

在一些实施例中，还包括：层间介质层和第一金属层；其中，层间介质层覆盖连接改善层，在层间介质层中形成有多个连接柱；连接柱包括漏极连接柱、源极连接柱和控制栅连接柱，漏极连接柱对应漏极引出区域的漏极引出端，源极连接柱对应公共源引出区域的公共源引出端，控制栅连接柱对应引出区域的控制栅引出端；第一金属层位于层间介质层上或位于层间介质层内，第一金属层包括位线、源极线和控制栅触点，位线和源极线分别沿第一方向延伸，每个位线连接漏极引出区域同一列的多个漏极连接柱，每个源极线连接同一列的多个源极连接柱，每个控制栅触点分别连接一个相应的控制栅连接柱；第二金属层位于第一金属层上，中间间隔另一层间介质层，其中，第二金属层包括字线，字线沿第二方向延伸，每个字线连接同一行的至少一个控制栅连接柱，也即字线需要连接控制栅接触点，进而连接控制栅连接柱至衬底。

在一些实施例中，半浮栅包括第一栅极和第二栅极，第一栅极藉由栅绝缘层和衬底隔离，第二栅极与衬底接触；其中，至少第二栅极与衬底接触处的第二栅极为单晶材质。

在一些实施例中，衬底中形成有浅沟槽隔离结构，浅沟槽隔离结构沿第二方向间隔设置，且沿第一方向延伸；其中，浅沟槽隔离结构包括间隔设置的第一隔离部分和第二隔离部分，第一隔离部分设置在衬底内，第二隔离部分从衬底凸出；控制栅和控制栅引出线通过第一隔离部分上的控制栅极层连接。

在一些实施例中，在第二方向上，每隔预设数量的控制栅至少设置有一个对应的控制栅引出线，控制栅引出线作为连接点，用于实现同一行控制栅与外界的连接，也即实现控制栅与连接改善层的连接；可以在固定距离BL，如每32列BL，做一个控制栅极接触区，即引出区域，并设置有一个对应的控制栅引出线，使得控制栅极层610以控制栅引出线作为连接点，与外界的连接。

在一些实施例中，还包括：第二绝缘层和隔离挡墙；其中，第二绝缘层覆盖存储区域的控制栅极层；隔离挡墙位于第二绝缘层和/或控制栅极层的两侧，即隔离挡墙位于存储区域的第二绝缘层的两侧和/或隔离挡墙位于引出区域的控制栅极层的两侧。

本实施例中，以源极侧的衬底上的半导体材料层作为存储单元的源极区，可以连接两相邻行上的多个所述存储单元的公共源极端，进而增大了后续形成的金属层之间的间距，降低金属布线精度要求，提高了制造效率。

以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。