半导体器件的制造方法

技术领域

本申请涉及半导体技术领域，具体涉及一种半导体器件的制造方法。

背景技术

现代电子技术对半导体材料提出了高压、高频、高功率、高温以及抗辐射等新要求，而宽带隙第三代半导体材料碳化硅(SiC)拥有宽禁带、高临界击穿电场、高饱和电子迁移率、高熔点和高热导率等优点，是制备功率电子器件的理想半导体材料。在SiC开关器件中，金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)具有开关速度快、耐高压和功耗低等优点，其主要分为平面型和沟槽型，由于沟槽型器件采用的竖直沟道，电子迁移率更高且没有结型场效应晶体管(Junction Field-EffectTransistor，JFET)效应，与平面型SiC-MOSFET相比，沟槽型SiC-MOSFET可以实现更低的导通电阻，因此沟槽型SiC-MOSFET具有更加广阔的发展前景。

然而，由于常规的对称沟槽型SiC-MOSFET的沟槽迁移率较低，导致SiC-MOSFET出现电流密度小、导通电阻较大等问题，影响器件性能。

发明内容

本申请提供了一种半导体器件的制造方法，可以提高半导体器件的性能。

本申请提供了一种半导体器件的制造方法，包括：

提供一基底，并在所述基底上形成沟槽；

在所述基底表面和所述沟槽上形成图案化的掩膜层，所述图案化的掩膜层暴露所述沟槽的第一侧壁；

以所述图案化的掩膜层为掩膜，并从预设注入方向和预设注入角度对所述第一侧壁进行离子注入，以在所述第一侧壁形成具有预设形状的非晶层；

去除所述非晶层和所述图案化的掩膜层，以得到非对称沟槽。

在本申请提供的半导体器件的制造方法中，所述预设注入方向为所述第一侧壁的上方，所述预设注入角度为0°。

在本申请提供的半导体器件的制造方法中，所述离子注入的注入离子为硅离子，注入剂量为8E14，注入能量为50keV。

在本申请提供的半导体器件的制造方法中，所述预设注入方向为所述第一侧壁的左侧，所述预设注入角度为4°。

在本申请提供的半导体器件的制造方法中，所述离子注入的注入离子为氖离子，注入剂量为2E15，注入能量为37keV。

在本申请提供的半导体器件的制造方法中，所述预设注入方向为所述第一侧壁的右侧，所述预设注入角度为4°。

在本申请提供的半导体器件的制造方法中，所述离子注入的注入离子为氩离子，注入剂量为4.8E14，注入能量为70keV。

在本申请提供的半导体器件的制造方法中，所述在所述基底表面和所述沟槽上形成图案化的掩膜层，所述图案化的掩膜层暴露所述沟槽的第一侧壁，包括：

形成覆盖所述基底表面和所述沟槽上的掩膜层；

对所述掩膜层进行光刻，形成暴露所述第一侧壁的图案化的掩膜层。

在本申请提供的半导体器件的制造方法中，所述对所述掩膜层进行光刻，形成暴露所述第一侧壁的图案化的掩膜层，包括：

在所述掩膜层上形成具有预设图案的光刻胶层；

以所述光刻胶层为掩膜对所述掩膜层进行蚀刻，形成暴露所述第一侧壁的图案化的掩膜层。

在本申请提供的半导体器件的制造方法中，所述去除所述非晶层和所述图案化的掩膜层，以得到非对称沟槽，包括

采用碱性蚀刻去除所述非晶层；

采用湿法蚀刻去除所述图案化的掩膜层，以得到非对称沟槽。

综上，本申请提供的半导体器件的制造方法包括：提供一基底，并在所述基底上形成沟槽；在所述基底表面和所述沟槽上形成图案化的掩膜层，所述图案化的掩膜层暴露所述沟槽的第一侧壁；以所述图案化的掩膜层为掩膜，并从预设注入方向和预设注入角度对所述第一侧壁进行离子注入，以在所述第一侧壁形成具有预设形状的非晶层；去除所述非晶层和所述图案化的掩膜层，以得到非对称沟槽。本方案可以通过在沟槽的第一侧壁形成具有预设形状的非晶层，然后再去除该非晶层，得到非对称沟槽。非对称沟槽可以提高沟槽的迁移率，从而提高半导体器件的性能。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请实施例提供的半导体器件的制造方法的流程示意图。

图2-图9是本申请实施例提供的半导体器件的中间件结构示意图。

图10是本申请实施例提供的半导体器件的结构示意图。

图11是本申请实施例提供的离子注入方式示意图。

具体实施方式

这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，本申请不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。

应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或者“单元”的后缀仅为了有利于本申请的说明，其本身没有特定的意义。因此，“模块”、“部件”或者“单元”可以混合地使用。

需要说明的是，在本申请的描述中，术语“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。

以下将通过具体实施例对本申请所示的技术方案进行详细说明。需要说明的是，以下实施例的描述顺序不作为对实施例优先顺序的限定。

相关技术中，由于常规的对称沟槽型SiC-MOSFET的沟槽迁移率较低，导致SiC-MOSFET出现电流密度小、导通电阻较大等问题，影响器件性能。经本领域技术人员研究发现，非对称沟槽可以提高SiC-MOSFET沟槽迁移率。

但是，常规的蚀刻工艺无法形成非对称沟槽。因此，如何通过蚀刻形成非对称沟槽是本领域技术人员亟需解决的技术问题。

基于此，如图1所示，本申请实施例提供了一种半导体器件的制造方法。需要说明的是，该半导体器件的具体工艺流程可以如图2-图10所示。该半导体器件的制造方法的具体流程可以如下：

101、提供一基底，并在基底上形成沟槽。

在一些实施例中，该基底10可以为半导体衬底。在另一实施例中，该基底10可以包括半导体衬底和外延层。其中，外延层设置于半导体衬底上。其中，该外延层可以通过物理气相沉积、化学气相沉积或者其他适合的方法形成。

其中，该基底10内设置有P阱。具体的，可以在该基底10内注入AlN，从而形成该P阱。在一些实施例中，AlN的注入角度为7°，注入深度为0.5μm，注入浓度为3×10

其中，该P阱内设置有N源。具体的，可以在该P阱内注入氮离子，从而形成N源。在一些实施例中，离子注入的注入角度为7°，注入深度为0.2μm，注入浓度为7×10

可以理解的是，上述的注入角度、注入深度、注入浓度及注入物质均可以根据实际情况进行调整。需要说明的是，在本申请实施例中，该半导体衬底和该外延层的材料为碳化硅。

该沟槽11可以通过蚀刻形成。具体的，可以依次通过化学气相沉积(ChemicalVapor Deposition,CVD)工艺和光刻在基底10上形成一具有沟槽11图案的掩膜，然后基于该具有沟槽11图案的掩膜对基底10进行蚀刻，从而形成该沟槽11。

在一些实施例中，该掩膜可以为二氧化硅层。该二氧化硅层可以通过使用硅烷和氧气在反应温度为250℃～450℃的环境中生成。

在一些实施例中，可以通过电感耦合等离子体(Inductively Coupled Plasma，ICP)蚀刻工艺对该基底10进行蚀刻，从而形成沟槽11。比如，可以使用SF

需要说明的是，该沟槽11包括相对设置的第一侧壁和第二侧壁。在本申请实施例中，该第一侧壁为左侧壁，第二侧壁为右侧壁。

102、在基底表面和沟槽上形成图案化的掩膜层，该图案化的掩膜层暴露沟槽的第一侧壁。

在一些实施例中，可以先形成覆盖基底10表面和沟槽11上的掩膜层20。然后，对掩膜层20进行光刻，形成暴露第一侧壁的图案化的掩膜层20。

具体的，可以在形成该掩膜层20之后，在掩膜层20上形成具有预设图案的光刻胶层30。然后以光刻胶层30为掩膜对掩膜层20进行蚀刻，形成暴露第一侧壁的图案化的掩膜层20。

在一些实施例中，可以采用ICP蚀刻工艺对掩膜层20进行蚀刻。

在一些实施例中，该掩膜层20可以通过CVD工艺形成，该掩膜层20的材料可以为多晶硅。该多晶硅可以通过使用硅烷在反应温度为580-650℃，反应压力为0.5torr的环境中生成。

可以理解的是，在形成暴露第一侧壁的图案化的掩膜层20之后，可以去除该光刻胶。在一些实施例中，可以采用ICP蚀刻去除该光刻胶层30。

103、以图案化的掩膜层20为掩膜，并从预设注入方向和预设注入角度对第一侧壁进行离子注入，以在第一侧壁形成具有预设形状的非晶层40。

由于碳化硅内不存在扩散，且单次离子注入轮廓为高斯分布。因此可以通过调整注入能量、注入角度、增加掩膜等方式来控制碳化硅体内掺杂离子分布、能量分布等。

由于现在商用半导体衬底都存在4°斜切角，因此，提高该沟槽11迁移率的最佳方式是将沟槽11两侧壁与半导体衬底之间的夹角分别设置为86°和94°。但由于目前无法实现沟槽11右侧壁的再生长使其与半导体衬底之间的夹角达到94°，而只能保持在90°。因此，使沟槽11左侧壁与半导体衬底之间的夹角为86°是提高沟槽11迁移率的有效方法。

在一些实施例中，为了使得沟槽11的第一侧壁与半导体衬底之间的夹角达到86°，如图11所示，可以通过上方、右侧或左侧三种离子注入方式对该沟槽11的第一侧壁进行离子注入，从而形成具有预设形状的非晶层40。

需要说明的是，当该预设注入方向为右侧时，可以通过多次离子注入形成不规则轮廓，进而使得第一侧壁形成具有预设形状的非晶层40。当预设注入方向为上方或左侧时，可以将自身厚度充当掩膜，上层为下层注入掩膜，进而使得第一侧壁形成具有预设形状的非晶层40。

具体的，当预设注入方向为第一侧壁的上方时，预设注入角度为0°，离子注入的注入离子为硅离子，注入剂量为8E14，注入能量为50keV。当预设注入方向为第一侧壁的左侧时，预设注入角度为4°，离子注入的注入离子为氖离子，注入剂量为2E15，注入能量为37keV。当预设注入方向为第一侧壁的右侧，预设注入角度为4°，离子注入的注入离子为氩离子，注入剂量为4.8E14，注入能量为70keV。

需要说明的是，该预设注入角度为注入方向与半导体衬底垂线之间的夹角。该预设注入角度可以根据实际需求进行调整。比如，当需要第一侧壁与半导体衬底之间的夹角为80°时，该预设注入角度可以为10°。当需要第一侧壁与半导体衬底之间的夹角为75°时，该预设注入角度可以为15°。

104、去除非晶层和图案化的掩膜层，以得到非对称沟槽。

具体的，可以采用碱性蚀刻去除非晶层40。采用湿法蚀刻去除图案化的掩膜层20。

需要说明的是，碱性蚀刻使用的蚀刻液为KOH和KNO

综上，本申请实施例提供的半导体器件的制造方法包括：提供一基底，并在基底上形成沟槽；在基底表面和沟槽上形成图案化的掩膜层，图案化的掩膜层暴露沟槽的第一侧壁；以图案化的掩膜层为掩膜，并从预设注入方向和预设注入角度对第一侧壁进行离子注入，以在第一侧壁形成具有预设形状的非晶层；去除非晶层和图案化的掩膜层，以得到非对称沟槽。本方案可以通过在沟槽的第一侧壁形成具有预设形状的非晶层，然后再去除该非晶层，从而得到非对称沟槽。而非对称沟槽可以提高沟槽的迁移率，从而提高半导体器件的性能。

以上对本申请所提供的半导体器件的制造方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。