电吸收调制器

技术领域

本发明涉及电吸收调制器，尤其涉及供在绝缘体上硅平台上使用的电吸收调制器。

背景技术

随着硅光子学领域的发展，不仅在诸如电吸收调制器的光电子设备的功能方面，而且在以其可以制造此类设备的容易性和可靠性方面，存在对改进的增加的欲望。

SiGeSn是已知的材料，并且可以集成在SOI平台上来制造在O-波段（1260-1360 nm的波长）中起作用的EAM。通常，Ge缓冲区用于使SiGeSn材料能够在硅衬底上生长，因为SiGeSn不能直接外延生长到硅衬底上。

已知可以在硅上生长结晶氧化物层。例如，Gottlob等人在Solid-StateElectronics 50 （2006） 979-985公开了通过改良的外延工艺在（001）取向的硅上生长的Gd

发明内容

因此，在第一方面，本发明的一些实施例旨在通过根据第一方面提供一种电吸收调制器（EAM）来解决上面的问题，该EAM包括：

绝缘体上硅（SOI）衬底，该衬底包括：

硅支撑层；

在硅支撑层的顶部上的掩埋氧化物（BOX）层；以及

在BOX层的顶部上的硅设备层；

波导区，其中硅设备层的一部分和BOX层的在该设备层的该部分下方的一部分已经被去除，BOX层的该部分已经用在硅的顶部上的结晶氧化物的层和硅层替代；以及

波导结构，该波导结构直接位于结晶氧化物层的顶部上，波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以产生调制区。

再生长的硅外延层的目的是使生长的结晶氧化物层能够保持薄（即，比原始BOX层更薄），但是仍然与相邻BOX层的顶部处于齐平状态。

以这种方式，提供了具有减小的光学损耗的EAM，因为结晶氧化物层提供了避免使用Ge缓冲层并且因此避免引起相关联的光学损耗的方法。如以下所述，以与现有EAM制造工艺兼容的方式来制造EAM也相对方便。

可选地，波导结构由以下块体材料（bulk material）中的一种或多种制成：SiGeSn、SiGe、InGaAs、AlInGaAs和InGaAsP，或者以下量子阱堆叠材料：SiGe多量子阱（SiGeMQW）、AlInGaAs MQW、InGaAsP MQW和InGaNAs MQW。可选地，波导结构由以下块体材料中的一种或多种制成：SiGeSn、SiGe、InGaAs和InGaAsP，或者以下量子阱堆叠材料：SiGe多量子阱（SiGe MQW）、AlInGaAs MQW、InGaAsP MQW和InGaNAs MQW。

在一些示例中，结晶氧化物层是结晶稀土氧化物（CREO）。在一些示例中，结晶氧化物层可以是钙钛矿氧化物，诸如钛酸锶（STO）、钛酸钡（BTO）或铝酸镧（LAO）。

CREO是一种隔离材料，其具有很少的光吸收，并且可以在具有（111）取向的硅衬底上外延生长。SiGeSn可以在CREO上外延生长，像上面列出的其它波导材料也能如此一样。因此，CREO的层充当过渡层，从而在已经替代BOX层的硅替代层的顶部上外延生长SiGeSn（或其他波导材料）。

由于SiGeSn（或上面列出的其它波导材料）的电吸收介质具有比硅光传输介质的折射率更高的折射率，所以在常规EAM结构中，BOX层上方和波导材料下方的均匀且连续的硅层必须是薄的，以保持光传输介质和电吸收介质之间的耦合效率是高的。通常，硅层的厚度为0.2 µm。在采用3 µm SOI平台的实际EAM制造中，通过向下蚀刻3 µm的硅覆来实现具有很高的成品率的BOX的顶部上的0.2 µm的均匀硅层是非常困难的，这使EAM与SOI上其他部件的具有高密度、高成品率、低成本的集成非常有挑战性。

因此，本发明的一些实施例还引入了一种新的EAM结构，其在实际设备制造中不具有这种困难，并且适合于SOI平台上的高密度、高成品率和低成本的光子集成。

在一些实施例中，所公开的结构不限于EAM，而是还覆盖诸如激光器或光电检测器的其他光电子设备。

现在将阐述本发明的一些实施例的可选特征。这些可选特征是单独可适用的或以与本发明的实施例的任何方面的任何组合的方式而是可适用的。

可选地，结晶氧化物层具有20 nm-400 nm的厚度。在一些实施例中，结晶氧化物层可以具有不大于50 nm的厚度。

可选地，硅支撑层为Si（111），替代硅层为Si（111）

可选地，结晶氧化物层可具有（111）取向，但也可设想其它取向。

可选地，波导结构是肋形波导，其包括：板上的波导脊，其中第一板部分在脊的第一侧上，并且第二板部分在脊的第二侧上，其中波导脊、第一板部分和第二板部分全部由彼此相同的材料形成。

SiGeSn通常具有倒T形横截面，该横截面在垂直于或基本上垂直于脊形波导的纵向轴线的方向上截取。

可选地，波导结构是肋形波导，该肋形波导包括：

SiGeSn板上的SiGeSn波导脊，其中第一SiGeSn板部分在脊的第一侧上，并且第二SiGeSn板部分在脊的第二侧上。

SiGeSn通常具有倒T形横截面，该横截面在垂直于或基本上垂直于脊形波导的纵向轴线的方向上截取。

可选地，P掺杂区位于第一板处，并且N掺杂区位于第二板处。

可选地，P掺杂区延伸到脊的第一侧壁中和/或其中N掺杂区延伸到脊的第二侧壁中。

可选地，EAM还包括在第一板处的与P掺杂区电连接的第一金属触点和在第二板部分处的与N掺杂区电连接的第二金属触点。

可选地，P掺杂区和N掺杂区位于层中，一层在另一层上方，其中本征层位于P掺杂区和N掺杂区之间。例如，波导结构可以是肋形波导，该肋形波导包括：板上的波导脊，该波导脊由在垂直方向（即，远离硅衬底的方向）上堆叠的多个层形成，其中多个层中的第一层是N掺杂区，并且多个层中的第二层是P掺杂区。在这样的示例中，第一金属触点可以连接到P掺杂区，并且第二金属触点可以连接到N掺杂区，第二金属触点可以沿波导结构的侧壁向上并且跨过其最上表面而延伸，以便连接到N掺杂区的上表面。虽然在该示例中，N掺杂区在P掺杂区上方，但是相反的情况当然是可能的。其中PIN结的一个掺杂层在另一个掺杂层之上的这种布置可以被称为垂直PIN结。相比之下，其中两个掺杂区都沿波导的相应侧壁向上延伸的布置可以被称为水平PIN结。

可选地，SOI衬底为3 µm SOI平台。

可选地，对于量子阱堆叠材料，波导结构是肋形波导，该肋形波导包括：在具有缓冲层的板上的MQW波导脊，该缓冲层是P（或N）掺杂区；在MQW波导脊的顶部上的N（或P）掺杂区；

波导通常具有倒T形横截面，该横截面在垂直于或基本上垂直于脊形波导的纵向轴线的方向上截取。

可选地，EAM还包括在板处的与P（或N）掺杂区电连接的第一金属触点和在波导的顶部处的与N（或P）掺杂区电连接的第二金属触点。

量子阱材料可以采取包括垂直PIN结构的多量子阱堆叠的形式，该垂直PIN结构在材料外延工艺（epi process）期间原位制成。

可选地，SOI衬底为1 µm SOI平台。

根据第二方面，本发明的一些实施例提供了一种制造电吸收调制器（EAM）的方法，该方法包括：

提供绝缘体上硅衬底，该衬底包括：硅支撑层；在硅支撑层的顶部上的掩埋氧化物（BOX）层；以及在BOX层的顶部上的硅设备层；

蚀刻通过BOX层和硅设备层的一部分，从而在衬底中产生暴光硅支撑层的一部分的腔体；

在硅支撑层的暴光部分的顶部上外延生长硅的替代层；

在硅的替代层的顶部上外延生长结晶氧化物的层，硅的替代层和结晶氧化物层替代已经被蚀刻掉的BOX层的部分；

在结晶氧化物层的顶部上外延生长第一材料的层；以及

在第一材料的层内制造波导结构，该波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以用作调制区。

可选地，第一材料为以下材料中的一种或多种：SiGeSn、SiGe、InGaAs、AlInGaAs、InGaAsP、SiGe多量子阱（SiGe MQW）、AlInGaAs MQW、InGaAsP MQW和InGaNAs MQW。可选地，第一材料为以下材料中的一种或多种：SiGeSn、SiGe、InGaAs、InGaAsP、SiGe多量子阱（SiGeMQW）、AlInGaAs MQW、InGaAsP MQW和InGaNAs MQW。

可选地，替代硅层将延伸，使得不高于原始SOI衬底中的box层的上表面。然后，可以生长结晶氧化物层，使得结晶氧化物层的上表面与SOI衬底的相邻部分中的BOX层的上表面齐平。

以这种方式，提供了一种方法，该方法使得能够利用与现有EAM制造工艺兼容的工艺流程在SOI平台上实现结晶氧化物和SiGeSn。这与3 um或1 um SOI平台特别相关。

在一些示例中，结晶氧化物层是结晶稀土氧化物（CREO）。在一些示例中，结晶氧化物层可以是钙钛矿氧化物，诸如钛酸锶（STO）、钛酸钡（BTO）或铝酸镧（LAO）。

可选地，制造波导结构的步骤包括：

蚀刻第一材料层以形成包括板上的脊的肋形波导，该板包括在脊的第一侧上的第一板部分和在脊的第二侧上的第二板部分。

SiGeSn肋形波导通常具有倒T形横截面，该横截面在垂直于或基本上垂直于肋形波导的纵向轴线的方向上截取。

可选地，P掺杂区位于第一板部分处，并且N掺杂区位于第二板部分处。

可选地，P掺杂区延伸到脊的第一侧壁中和/或其中N掺杂区延伸到脊的第二侧壁中。

可选地，P掺杂区和N掺杂区位于层中，一层在另一层上方，其中本征层位于P掺杂区和N掺杂区之间。例如，波导结构可以是肋形波导，该肋形波导包括：板上的波导脊，该波导脊由在垂直方向（即，远离硅衬底的方向）上堆叠的多个层形成，其中多个层中的第一层是N掺杂区，并且多个层中的第二层是P掺杂区。在这样的示例中，第一金属触点可以连接到P掺杂区，并且第二金属触点可以连接到N掺杂区，第二金属触点可以沿波导结构的侧壁向上并且跨过其最上表面延伸，以便连接到N掺杂区的上表面。虽然在该示例中，N掺杂区在P掺杂区上方，但是相反的情况是当然可能的。其中PIN结的一个掺杂层在另一个掺杂层上方的这种布置可以被称为垂直PIN结。相比之下，其中两个掺杂区都沿波导的相应侧壁向上延伸的布置可以被称为水平PIN结。

可选地，硅支撑层为Si（111）；并且替代硅是Si（111），并且结晶氧化物可以是（111）取向的。

根据第三方面，本发明的一些实施例提供了一种光电子设备，该光电子设备包括：

绝缘体上硅（SOI）衬底，该衬底包括：硅支撑层；在硅支撑层的顶部上的掩埋氧化物（BOX）层；以及在BOX层的顶部上的硅设备层；

波导区，其中硅设备层的一部分和BOX层的在该设备层的该部分下方的一部分已经被去除，BOX层的该部分已经用在硅的顶部上的结晶氧化物的层和硅层替代；以及

波导结构，该波导结构直接位于结晶氧化物层的顶部上，波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以产生调制区。

可选地，光电子设备为EAM或激光器、或光电探测器。

可选地，波导设备为AlInGaAs MQW波导结构。

可选地，AlInGaAs MQW是基于InP的AlInGaAs MQW。

根据第四方面，本发明的一些实施例提供了一种制造光电子设备的方法，该方法包括：

提供绝缘体上硅衬底，该衬底包括：硅支撑层；在硅支撑层的顶部上的掩埋氧化物（BOX）层；以及在BOX层的顶部上的硅设备层；

蚀刻通过BOX层和硅设备层的一部分，从而在衬底中产生暴光硅支撑层的一部分的腔体；

在硅支撑层的暴光部分的顶部上外延生长硅的替代层；

在硅的替代层的顶部上外延生长结晶氧化物的层，该硅的替代层和结晶氧化物层替代已经被蚀刻掉的BOX层的该部分；

在结晶氧化物层的顶部上外延生长第一材料的层；以及

在第一材料的层内制造波导结构，波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以用作调制区。

应当理解，关于第一和第二方面讨论的可选特征也可以应用于第三和第四方面的各方面。

在第五方面，本发明的一些实施例提供了一种电吸收调制器EAM，该EAM包括：

绝缘体上硅SOI衬底，包括：

硅支撑层；

在硅支撑层的顶部上的掩埋氧化物BOX层；以及

在BOX层的顶部上的硅设备层；

波导区，其中硅设备层的一部分、BOX层的在该设备层的该部分下方的一部分和硅支撑层的在BOX层的该部分下方的一部分已经被去除，硅支撑层的该部分的至少一部分已经用在剩余硅支撑层的顶部上的结晶氧化物的层替代；以及

波导结构，该波导结构直接位于结晶氧化物层的顶部上，该波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以产生调制区。

硅支撑层的该部分和BOX层的至少一部分可以已经用结晶氧化物的层替代。

在硅设备层中并与波导区相邻而提供的无源波导通过桥式波导耦合到波导。桥式波导可以包括填充有填充材料的衬垫通道，该填充材料具有与形成与桥式波导相邻的侧壁的材料的折射率类似的折射率。衬垫可以由氮化硅形成。通道的侧壁的最下表面和位于通道的基体中的衬垫的一部分的顶表面可以与掩埋氧化物层的顶表面对准。衬垫可具有至少200 nm且不大于280 nm的厚度。填充材料可以是非晶硅。

波导结构可以由多个层形成，其中多个层中的至少一个层可以由磷化铟形成。

在第六方面，本发明的一些实施例提供了一种制造电吸收调制器EAM的方法，该方法包括：

提供绝缘体上硅衬底，该衬底包括：

硅支撑层；

在硅支撑层的顶部上的掩埋氧化物BOX层，以及在BOX层的顶部上的硅设备层；

蚀刻通过硅设备层、BOX层和硅支撑层的一部分，从而在衬底中产生暴光硅支撑层的一部分的腔体；

在硅支撑层的暴光部分的顶部上外延生长结晶氧化物的层，该结晶氧化物层替代已经被蚀刻掉的硅支撑层的一部分；

在结晶层的顶部上外延生长第一材料的层；以及

在第一材料的层内制造波导结构，该波导结构包括P掺杂区和N掺杂区，P掺杂区和N掺杂区中间具有本征区，从而产生PIN结，跨PIN结能够施加偏压以用作调制区。

制造波导结构的步骤可以包括以下子步骤：

蚀刻与第一材料相邻的一个或多个通道，从而去除其任何边缘缺陷；

用衬垫对一个或多个通道加衬垫以提供衬垫通道；以及

用填充材料填充衬垫通道，该填充材料具有与形成侧壁的材料的折射率类似的折射率，使得填充材料在硅设备层中的无源波导与波导结构之间的通道中形成桥式波导。

衬垫可以由氮化硅形成。衬垫可具有至少200 nm且不大于280 nm的厚度。衬垫通道以其填充的填充材料可以包括非晶硅。

下面阐述本发明的一些实施例的另外的可选特征。

附图说明

现在将参考附图通过示例的方式描述本发明的实施例，在附图中：

图1A-1C示出了EAM的示意图，包括：图1A中的顶视图；沿着光传播方向（在图1A中示出为线A-A’）截取的1B中的第一截面视图；以及沿着垂直于或基本上垂直于传播方向的方向（在图1A中示出为线B-B’）截取的第二横截面视图；

图2A-2M示出了根据本发明的一些实施例的制造EAM的方法的实施例中的示例步骤；

图3A和3B示出了可替换EAM的沿光传播方向和以横截面形式的示意图，该EAM的顶视图未示出，但该EAM的顶视图除了SiGeSn已经被SiGe替代之外具有与图1A的结构类似的结构；

图4A和4B示出了另外的可替换EAM的沿着光传播方向和以横截面形式的示意图，该EAM包括展现量子限制斯塔克效应（QCSE）的量子阱材料。图4C示出了量子阱材料中的层的厚度的示例；

图5A-5N示出了根据图4A和4B的实施例的制造EAM的方法的实施例中的示例步骤；

图6A和6B示出了包括展现量子限制斯塔克效应（QCSE）的量子阱材料的另外的可替换EAM的沿着光传播方向和以横截面形式的示意图；

图7示出了EAM的示意图；

图8A-8D示出了图7的EAM的各种横截面视图。

图9a-9w（ii）示出了根据图7-8D的实施例的在1 µm SOI平台上制造EAM的方法的实施例中的示例步骤；以及

图10a-10v示出了根据图7-8D的实施例的在3 µm SOI平台上制造变型EAM的方法的实施例中的示例步骤。

具体实施方式

下面参考图1A-1C描述根据本发明的电吸收调制器（EAM）的实施例。

EAM在绝缘体上硅（SOI）衬底上制造，该衬底包括：

硅支撑层101；在硅支撑层顶部的掩埋氧化物（BOX）层102；以及在BOX层顶部的硅设备层103。在所示的实施例中，硅支撑层101是具有（111）晶体取向的结晶硅。硅设备层103可以是3 µm的设备层。

在波导区121内，硅设备层103的一部分和box层102的在硅设备层的该部分下方的一部分已经被去除。所得到的腔体容纳SiGeSn波导结构124，其直接位于基体的顶部上，该基体由外延生长的硅122（“替代硅层”）和直接位于外延生长的硅的顶部上的结晶稀土氧化物（CREO）123的薄膜构成。硅的替代层具有与硅支撑层的晶体取向相同的取向，该取向在这种情况下是（111）取向。CREO具有与处于（111）取向的Si类似的晶格常数，这不仅意味着它可以直接外延生长到替代硅层上，而且意味着SiGeSn层可以直接外延生长到CREO层上。替代硅层和CREO的组合高度与BOX层的总高度（即，从接触硅支撑层101的下表面到接触硅设备层103的上表面的距离）相同或类似。

波导结构采取肋形波导的形式，这意味着其垂直于或基本上垂直于光传播方向的横截面具有倒T形。这可以在图2H中最好地看到。肋形波导在一个外延生长阶段中生长并被蚀刻成形，但是可以被认为是由SiGeSn板顶部上的SiGeSn脊部分204构成。因此，所得到的形状包括在脊的第一侧处的第一板部分202，以及在脊的第二侧处的与第一板部分相对的第二板部分203。

P掺杂区250位于第一板部分202处并且沿着波导脊的第一侧壁212延伸，从而产生“L形”掺杂剂区。类似地，N掺杂区251位于第二板部分203处并且沿着波导脊的第二侧壁213延伸，第二侧壁与第一侧壁相对并且平行于第一侧壁。SiGeSn波导的本征区214夹在第一侧壁和第二侧壁之间，这产生了跨其可以施加偏压的PIN结，该偏压用于控制SiGeSn的光学属性，并且从而用于调制通过调制器的光信号。

在第一板部分202处，P掺杂区包括子区，该子区具有大于P掺杂区的其余部分的P掺杂剂浓度的P掺杂剂浓度。处于带状电极形式的第一金属触点222位于该高掺杂子区的顶部上，以用于施加偏压。类似地，子区（该子区具有大于N掺杂区的其余部分的N掺杂剂浓度的N掺杂剂浓度）位于第二板部分203处。处于带状电极形式的第二金属触点223位于该高掺杂子区的顶部上。带状电极可以由诸如铝的任何合适的金属制成。

合适的掺杂剂的示例包括用于P和P+掺杂剂的硼和用于N和N+掺杂剂的磷。合适的掺杂剂浓度的示例包括：1-5E18cm

EAM可以容易地集成到例如具有3 µm硅设备层的标准SOI芯片上。本实施例具体有关于具有Si（111）处理晶片的3 µm绝缘体上硅芯片。当集成到SOI芯片上时，波导结构121与SOI芯片的硅设备层内的输出波导和输入波导耦合。

现在将参考图2A-2M描述用于制造上述EAM的示例方法。

初始步骤中，如图2A中所示，一种绝缘体上硅衬底，该衬底包括：硅支撑层101；在硅支撑层顶部上的掩埋氧化物（BOX）层102；以及在BOX层顶部上的硅设备层103。

硬掩模141被施加到SOI，该掩模仅暴光硅设备层的一部分。然后施加本领域已知的合适的蚀刻剂以蚀刻硅设备层的未覆盖部分以及BOX层的直接位于BOX层下方的一部分，从而留下腔体，在该腔体的基体处硅支撑层的一部分被留下为暴光着的（图2B）。

然后，硅142的替代层从腔体的基体处的硅支撑层的暴光部分外延生长（图2C），使得在硅衬底层的一部分的原始上表面与替代硅层之间不存在或存在非常少的晶格失配。

在后续步骤（图2D）中，执行另外的光刻以施加在腔体的第一和第二侧壁144、145上延伸的附加掩模143。

一旦已经施加了附加掩模，CREO123的层就在替代硅层上外延生长（图2E），CREO层具有类似于替代硅层的晶格常数。在所示的实施例中，CREO直接生长到外延生长的Si（111）替代层上。

然后通过直接外延生长SiGeSn 146到CREO层上来填充腔体（图2F）。后续抛光用于产生与SOI芯片的相邻区的硅设备层103的上表面平坦齐平的SiGeSn材料的上表面（图2G）。

在后续步骤中，施加另外的硬掩模，并相应地蚀刻SiGeSn材料，从而产生由脊形结构分开的两个通道。蚀刻不延伸到SiGeSn材料的整个深度，从而留下肋形波导结构，该肋形波导结构具有脊部分204、在脊结构204的第一侧上的第一板部分202和在脊结构的第二侧上的第二板部分203（图2H）。

一旦已经制造了SiGeSn波导结构204，就施加掺杂剂（图2I、图2J）以产生设备的P和N掺杂区。首先产生P掺杂区250（图2I）；该操作的初始步骤是将光致抗蚀剂施加到除第一板部分之外的所有区域。由光致抗蚀剂的图案化留下的间隙有意地在波导的脊上延伸，而不是终止于侧壁处，使得脊的顶部处的区被留下为未被抗蚀剂覆盖，从而易于对准。以这种方式，在一个步骤中，可以施加掺杂剂以覆盖P掺杂区250，P掺杂区250延伸跨过板的第一部分并且还跨过脊的第一侧壁。通常，这涉及以相对于波导脊的侧壁诸如45度的角度来施加掺杂剂。

然后在波导脊的另一侧处重复该过程（图2J）以产生N掺杂区251。去除先前的光致抗蚀剂，并且施加后续光致抗蚀剂以覆盖除了第二板部分之外的所有区域。在这种情况下，由光致抗蚀剂的图案化留下的间隙有意地在波导脊的第二侧的脊上延伸，而不是终止于波导的第二侧壁处，使得脊的顶部处的区被留下为未被抗蚀剂覆盖，从而易于对准。以这种方式，在一个步骤中，可以施加掺杂剂以覆盖P掺杂区250，P掺杂区250延伸跨过板的第一部分并且还跨过脊的第一侧壁。通常，这涉及以相对于波导脊的侧壁诸如45度的角度来施加掺杂剂。在该方法中的该阶段处，波导结构展现沿着第一板部分的整个长度并顺脊的第一侧壁而上延伸的L形N掺杂区，以及沿着第二板部分的整个长度并顺脊的第二侧壁而上延伸的L形P掺杂区。留下本征区在P和N掺杂侧壁之间，从而产生PIN结。

执行后续掺杂剂步骤以分别在第一板和第二板中的每一个中产生更集中的P+和N+掺杂子区（图2K和2L）。子区中的每一个比第一板部分和第二板部分中的每一个的横向尺寸更窄。通过光致抗蚀剂图案化和利用适当的掺杂剂的后续注入来产生子区中的每一个。这次，掺杂剂通常在垂直方向（即平行于波导脊的侧壁的方向）上施加。注入后，在630℃下执行退火达10秒。

合适的掺杂剂的示例包括硼（P掺杂剂）和磷或砷（N掺杂剂）。

在制造工艺的最后步骤（图2M）中，在开通孔步骤之后，将金属带状电极沉积到更集中的掺杂子区中的每一个上，从而提供用于跨PIN结施加偏压的电接触。

下面关于图3A和3B描述根据本发明的EAM的可替换实施例，其中相同的附图标记对应于上面关于较早的实施例描述的特征。图3A和3B的该实施例与图1A-1C的实施例的不同之处在于，肋形波导由SiGe而不是SiGeSn生长。更详细地，肋形波导包括在SiGe板的顶部上的脊部分304。因此，所得到的形状包括在脊的第一侧处的第一板部分，以及在脊的第二侧处的与第一板部分相对的第二板部分。

P掺杂区位于第一板部分处并且沿着波导脊的第一侧壁312延伸，从而产生“L形”掺杂剂区。类似地，N掺杂区位于第二板部分处并且沿着波导脊的第二侧壁313延伸，第二侧壁与第一侧壁相对并且平行于第一侧壁。SiGe波导的本征区314夹在第一侧壁和第二侧壁之间，这产生了跨其可以施加偏压的PIN结，该偏压用于控制SiGe的光学属性，并且从而用于调制通过调制器的光信号。

除了用SiGe生长步骤和制造步骤替代SiGeSn生长步骤和制造步骤之外，该EAM的制造可以通过关于图2A-2M描述的步骤来执行。

具有诸如InGaAs和InGaAsP的其它块体材料的EAM的制造也可以通过关于图2A-2M所描述的步骤来执行，

本发明的另外的实施例涉及展现量子限制斯塔克效应（quantum-confined Starkeffect, QCSE）的量子阱材料。下面关于图4A和4B以及图5A-5N描述这些实施例中的第一个，图4A和4B分别示出了沿光传播方向且以横截面形式的示意图，图5A-5N示出了制造EAM的方法的实施例中的示例步骤。

在该实施例中，BOX层的已经被去除的部分不仅利用硅的顶部上的结晶稀土氧化物（CREO）层和硅层替代，而且被充当CREO和波导结构之间的界面的SiGe过渡缓冲区替代。再生长的硅层、CREO层和SiGe过渡层一起具有等于或基本上等于相邻区中BOX层的厚度的厚度。

波导结构421也不同于先前的实施例。波导结构421采用由SiGe MQW材料制成的脊的形式，其中掺杂区在MQW结构上方和MQW结构之下。以这种方式，PIN节是垂直的而不是水平的。然而，掺杂区被成形为使得接触它们的电极仍然放置在脊的任一侧上。与先前的实施例一样，跨这些电极（并且因此跨PIN结）施加的偏压在波导内产生调制区。

更详细地，在图4A和4B所示的实施例中，P掺杂区位于SiGe MQW结构的下方、在SiGe过渡缓冲层和SiGe MQW结构之间。该P掺杂区411向外延伸到波导的第一侧，从而产生板状区，第一电极422可以放置在该板状区的顶部上以接触P掺杂区。板的第二侧上的顶部电极下方的大部分区域被蚀刻掉以使用于高速的寄生电容最小化。并非所有的P-SiGe缓冲区都被蚀刻掉，使得P-SiGe缓冲区延伸到第二侧上，但是与第一侧相比延伸显著更少的量。N掺杂区413位于脊的SiGe MQW材料的顶部处，在P掺杂区和N掺杂区中间留下SiGe MQW的未掺杂区403。第二电极423在N掺杂区处接触波导的顶部，并且沿着波导的侧脊延伸，从而在波导脊的与第一电极422相对的一侧处形成接触点。

如图4A中所示，波导结构可以包括MQW材料与输入和输出波导之间的入口和出口界面结构，入口和出口界面结构中的每一个由硅形成。这些结构的目的是使界面区处的损耗最小化并且使耦合进和耦合出MQW波导的信号的强度最大化。在所示的实施例中，界面结构包括非晶硅440，其中Si

为了制造图4A和4B的结构，首先提供SOI波导，并且如上面关于图2A-2E所描述的那样产生“无BOX”区。如图5A中所示，然后在腔体内侧外延生长SiGe MQW波导材料。外延生长MQW结构的该步骤涉及生长以下各层：位于CREO层的顶部上的SiGe过渡层；位于SiGe过渡缓冲区的顶部上的P掺杂SiGe缓冲层；位于P掺杂层的顶部上的SiGe MQW结构；以及位于MQW层的顶部上的N掺杂SiGe层。详细的MQW结构的示例在图4C中示出。

量子阱材料可以具有小于200 nm的层厚度。间隔层通常位于QW材料上方和QW材料之下，在掺杂区和QW层中间。

在外延生长之后，将Si

一旦SOI表面已经平齐，沉积SiO

一旦沟槽已经被蚀刻，则在沉积非晶硅（图5G）以修整沟槽之前，沉积具有2.6的折射率的240 nm Si

然后执行沉积SiO

将在设备上方形成氧化硅层，并且在P掺杂和N掺杂区上方产生通孔（图5M），从而允许金属触点直接沉积在P掺杂层和N掺杂层的顶部上（图5N）。这些金属触点用作电极，跨所述电极施加偏压以操作所得到的PIN结。

参考图6A和6B描述了根据本发明的光学设备的另外的实施例，图6A和6B分别示出了包括展现量子限制斯塔克效应（QCSE）的量子阱材料的光电子设备的沿光传播方向且以横截面形式的示意图。该实施例的光电子设备可以采取激光器的一部分的形式或者可以形成EAM。

在该实施例中，外延生长的堆叠（EPI堆叠）是基于AlInGaAs多量子阱材料603。

与图4A-C和5A-N的实施例一样，图6A和6B的该实施例展现垂直PIN结。然而，相比于图4和5的实施例，图6的实施例的N掺杂区位于堆叠的基体处、最接近CREO层，而P掺杂区位于堆叠的顶部处。

从堆叠的基体开始并且朝向堆叠的顶部向上成形，堆叠包括：N掺杂InP缓冲层612；InGaAsP层610；AlInGaAs多量子阱材料603；P掺杂InP层613；P掺杂InGaAsP层614；以及P掺杂InGaAs层615。

N掺杂InP层直接位于InP过渡层的顶部上，InP过渡层进而直接位于CREO层的顶部上。第一金属电极622接触N掺杂InP缓冲层612，并且第二金属电极在堆叠的顶部处接触P掺杂InGaAs层。第二电极被成形为使得其从堆叠的顶部（也是波导的侧壁）延伸并且横向远离波导的侧壁，使得其位于波导的与第一电极相对的一侧上。以这种方式，尽管跨堆叠的PIN结是垂直的，但是电极以横向布置放置，并且两者都可以从SOI的同一侧接近。

除了EPI堆叠具有更复杂的结构之外，图6A和6B的设备的制造工艺过程与上面关于图5A-5N所描述的那些相同。

除了EPI堆叠具有更复杂的结构之外，具有InGaNAs MQW的设备的制造工艺过程也与上面关于图5A-5N所描述的那些相同。

图7示出了根据本发明的一些实施例的EAM 700的俯视示意图。宽泛地说，光从左手侧或右手侧进入设备，并且在进入位于中心的EAM之前沿着位于1 µm硅设备层内的硅波导前进。EAM包括光学有源堆叠，其包括III-V多量子阱（MQW）、块状InGaAsP层或块状AlInGaAs层。图8A-8D示出了图7中所示的设备的各种横截面。

图8A示出了沿着图7中的线A-A’截取的横截面。这里，示出了III-V MQW或InGaAsP层的任一侧的硅设备层中的硅波导。III-V层可以是包括多量子阱的AlInGaAs层。

桥式波导位于每个硅波导和EAM之间，在该示例中，桥式波导由夹在由氮化硅形成的衬垫之间的非晶硅（a-Si）的一部分提供。氮化硅衬垫用作抗反射涂层。

光学有源堆叠的p掺杂和n掺杂区连接到相应的电极，从而允许跨光学有源堆叠的光学有源层施加电场。该设备用二氧化硅层覆盖，并具有位于该覆盖层和相应的硅波导之间的氮化硅层。

如图8B中最清楚地所示，第一电极接触位于光学有源层之下的n掺杂区，而第二电极接触位于光学有源层上面的p掺杂区。当然，这些掺杂极性可以颠倒。结晶氧化物层（在该示例中是结晶稀土氧化物，但是其可以同样地是如上所述的另一种结晶氧化物）位于硅衬底和光学有源层之间。结晶氧化物层降低了一定程度，到该程度EAM设备内晶格失配。

光学有源堆叠可以包括以下各层，层编号从光学有源堆叠的最上层（16）到最下层（1）减小：

可替换地，光学有源堆叠可包括以下各层，层编号从光学有源堆叠的最上层（10）至最下层（1）减小：

图8C是图7中的设备沿线C-C的横截面视图。这里，可以更清楚地看到硅脊波导从绝缘体上硅层的上表面突出。硅波导具有设置在顶部上的氮化硅层，并且在氮化硅层的顶部上是先前讨论的二氧化硅覆盖层。

图8D示出了图7中的设备沿线D-D的横截面视图，即通过桥式波导的中途。如这里可以看到的，非晶硅或α硅有效地匹配与其相邻的硅波导的几何形状。

图9a-9w（ii）图示了制造如图7中所示的EAM的方法。在未示出的先前步骤中，提供了具有1 µm设备层的绝缘体上硅晶片。该设备层可以可选地被氮化硅层（例如，Si

在第一步骤中，如图9a中所示，绝缘体上硅晶片包括：硅衬底、直接在硅衬底的顶部上的掩埋氧化物（BOX）层、以及直接位于已经被蚀刻的BOX层的顶部上的绝缘体上硅或硅设备层，以便去除硅设备层的一部分、BOX层的在硅设备层的该部分之下的一部分、以及硅衬底的在BOX层的该部分之下的一部分。结果是从晶片的最上表面向下延伸到硅衬底的一部分中的腔体。可选氮化硅层被示出为覆盖硅设备层，所述可选氮化硅层也在该工艺中被蚀刻。

在后续步骤中，如图9b所示，腔体的侧壁经由非同型蚀刻衬有20 nm的氮化硅衬。此后，如图9c所示，在腔体中外延生长光学有源堆叠。由于外延生长的性质，小的平面（faceting）将存在于至少所指示的位置中。光学有源堆叠包括结晶氧化物的层来作为与暴光的硅衬底相邻的层，在一些实施例中，该结晶氧化物是结晶稀土氧化物（CREO）。如果外延生长（epi growth）是覆盖生长，则在暴光的氮化硅层的顶部上沉积聚层（poly layer）（例如多晶III-V），如图9C所示；然而，如果外延生长是选择性的，则没有聚层沉积在暴光的氮化硅层的顶部上，并且因此跳过图9d中的步骤。生长光学有源堆叠，以便具有与设备层上方的氮化硅层的最上表面对准的最上表面。因此，硅设备层波导的波导模式（稍后制造，并且在下面讨论）与光学有源堆叠波导的波导模式（稍后制造，并且在下面讨论）对准。如图9d中所示，下一步骤是在光学有源堆叠的最上层上沉积二氧化硅层作为硬掩模，并蚀刻掉位于腔体附近的聚型材料（poly）的部分。该蚀刻释放晶片应力。

在图9e中所示的步骤中，图9d中所示的结构经历化学-机械抛光工艺，以便去除剩余的聚型材料，并且以便留下较薄的二氧化硅层相邻于光学有源堆叠的最上层。该较薄的二氧化硅层可以具有大约20 nm的厚度。此后，如图9f中所示，沉积二氧化硅硬掩模，并图案化光致抗蚀剂，以便于促进蚀刻小平面区域的下一步骤。

蚀刻的结果在图9g中所示，其中沟槽从光学有源堆叠的任一侧延伸。蚀刻去除大部分（如果不是全部的话）先前讨论的小平面缺陷。如所示，蚀刻在通过光学有源堆叠的n掺杂层的中途停止。接着，如图9h中所示，在结构的暴光表面上沉积富硅氮化硅（例如Si

在下一步骤中，如图9i中所示，将非晶硅大量沉积在该结构上，从而填充腔体并在设备层上方的氮化硅层的顶部上提供一层。然后蚀刻该非晶硅层，如图9j中所示，以留下位于现在填充的沟槽上方和现在填充的沟槽之内的非晶硅的两个离散区，这释放了由非晶硅层引起的晶片应力。

接着，如图9k中所示，该结构经历化学-机械抛光工艺，从而在光学有源堆叠的最上层的顶部上留下大约100 nm高的二氧化硅层。该蚀刻还去除两个最上面的氮化硅层的上部。在另外的步骤中，如图9l中所示，蚀刻回非晶硅，使得所得到的结构具有与1 µm硅设备层的上表面齐平的上表面。换言之，由于沟槽的床中的氮化硅层具有与BOX层的上表面对准的上表面，并且非晶硅沉积在该氮化硅层的顶部上，因此非晶硅具有从BOX层的最上表面延伸到硅设备层的最上表面的高度，即，其具有与硅设备层相同的高度。

在图9l中所示的步骤之后，沉积另外的氮化硅以填充先前由现在蚀刻的非晶硅占据的空间。这样操作的结果在图9m中示出。由于该沉积的性质，缺陷区结果位于每个沟槽上方。因此，如图9n中所示，该结构经历另外的化学-机械抛光工艺，使得去除缺陷。

在图9n中所示的步骤之后，在该结构上沉积二氧化硅覆盖层，并在该二氧化硅层上设置氮化硅硬掩模。这些在后续步骤中用于制造波导。

图9p（i）和图9p（ii）分别示出了沿着图7中所示的横截面B-B’和C-C’的另外的生产步骤。在位于光学有源堆叠上方的氮化硅层的一部分上提供光致抗蚀剂，并且蚀刻氮化硅和二氧化硅层，使得光学有源堆叠的最上层被暴光（在这种情况下，P掺杂InGaAs层）。然后执行另外的蚀刻，如图9q（i）和9q（ii）中所示（也分别是沿B-B’和C-C’的横截面），使得光学有源堆叠的n掺杂层被暴光。这种蚀刻提供了最终将被提供在光学有源堆叠内的脊形波导。值得注意的是，位于硅设备层上方的氮化硅层不被蚀刻。

接着，如图9s（i）和9s（ii）中所示（也是沿B-B’和C-C’的横截面），沉积二氧化硅层，并提供光致抗蚀剂，该光致抗蚀剂覆盖光学有源堆叠内的波导结构，但不覆盖氮化硅和在引导方向上位于与光学有源堆叠相邻的设备层。这通过比较B-B’和C-C’横截面被最清楚地看到，其中在C-C’横截面中没有看到光致抗蚀剂。

在该光致抗蚀剂的沉积之后，然后蚀刻未掩模的部分，从而去除硅设备层上面的上部二氧化硅层并暴光氮化硅波导，从而得到图9t（ii）中所示的结构（沿C-C’的横截面）。值得注意的是，除了光致抗蚀剂的去除之外，沿横截面B-B’看到的并且如图9t（i）所图示的结构与图9s（i）中所示的结构没有改变。该蚀刻提供了SOI波导，这包括上部氮化硅层和二氧化硅覆盖层。光主要限于硅设备层，并且该设备层的顶部上的氮化硅层用作上部覆层

然后去除光致抗蚀剂，并且在结构的所有上部暴光表面上沉积另外的二氧化硅层。接着，如图9u（i）和9u（ii）中所示（分别是B-B’和C-C’的横截面），执行另外的蚀刻以提供用于顶部电极的沟槽和透明区域，并且从而去除光学有源堆叠的最上层上方的氮化硅层。通过执行该蚀刻，最终设备内的寄生电容减小。在沟槽和结晶氧化物层上方的光学有源堆叠的层之间提供二氧化硅层，使得电极在被放置时与光学有源堆叠的该层绝缘。

接着，如沿B-B’的横截面的图9v（i）中所示，为光学有源堆叠的n掺杂和p掺杂区打开接触通孔，使得这些区的上表面被暴光。随后，如沿B-B’的横截面的图9w（i）中所示，执行金属化工艺以便提供第一和第二电极。第一电极接触p掺杂区，而第二电极接触n掺杂区。图9w（ii）（沿C-C’的横截面）在以下这点上反映了图9v（ii）和图9u（ii）：该结构的该区在制造工艺的这些步骤期间不改变。

图10a-10v展示了使用Franz-Keldysh效应在3 µm绝缘体上硅晶片上生产根据本发明的一些实施例的电吸收调制器（EAM）的制造的变型方法。

在未示出的初始步骤中，绝缘体上硅晶片提供有硅设备层（也称为绝缘体上硅或SOI层），该硅设备层具有如从掩埋氧化物（BOX）层的最上表面到设备层的最上表面测量的3µm的高度。BOX层在具有（111）结晶对准的硅衬底上方。可选的二氧化硅层设置在硅设备层上方，使得硅设备层夹在二氧化硅层和掩埋氧化物层之间。在一些示例中，掩埋氧化物层由二氧化硅形成。

随后，在图10a中所示的步骤中，蚀刻掉硅设备层的一部分、BOX层的在硅设备层的该部分之下的一部分、以及硅衬底的在BOX层的该部分之下的一部分。结果是如图10A中所看到的腔体。腔体从晶片的最上表面向下延伸到硅衬底的一部分中。当存在时，二氧化硅层也被部分蚀刻。

接着，如图10b中所示，腔体的侧壁经由非同型蚀刻衬有20 nm的氮化硅衬。此后，如图10c中所示，在腔体中外延生长光学有源堆叠。由于外延生长的性质，小的平面将存在于至少所指示的位置中。光学有源腔体包括结晶氧化物的层来作为与暴光的硅衬底相邻的层，在一些实施例中，该结晶氧化物是结晶稀土氧化物（CREO）。生长光学有源堆叠的光学有源层，在该示例中，生长InGaAsP层，以便具有与相邻绝缘体上硅层/设备层的最底表面对准的最底表面。如果光学有源堆叠的生长是通过覆盖生长进行的，则在暴光的氮化硅层的顶部上沉积聚层（例如多晶III-V），如图10c中所示；然而，如果光学有源堆叠的生长是通过选择性生长工艺进行的，则在暴光的氮化硅层的顶部上没有沉积聚层，并且因此图10d中的步骤是跳过的。在下一步骤中，如图10d所示，在光学有源堆叠的最上层上沉积二氧化硅层作为硬掩模，并且在腔体附近蚀刻掉聚型材料的一部分。该蚀刻释放晶片应力。

光学有源堆叠可以由以下各层形成，层编号从光学有源堆叠的最上层（6）到最下层（1）减小：

返回到该方法，如图10e中所示，在已经执行蚀刻以部分去除聚型材料之后，该结构经历化学-机械抛光从而去除剩余的聚型材料并且从而在该结构的最上表面上留下大约20nm的二氧化硅层。随后，如图10f中所示，提供二氧化硅层以及然后图案化的光致抗蚀剂。与图9f一样，光致抗蚀剂至少部分覆盖光学有源堆叠并完全覆盖位于光学有源堆叠任一侧的设备硅层。

在该光致抗蚀剂的沉积之后，执行蚀刻以提供向下延伸到硅衬底的沟槽。该蚀刻的结果在图10g中示出。蚀刻去除先前讨论的小平面缺陷。与关于图9g执行的对应的蚀刻形成对照，图10g中的蚀刻穿过光学有源堆叠的所有层并且部分地进入下面的硅衬底中。

在蚀刻步骤之后，在图10h中所示的步骤中，在该结构的暴光表面上沉积富硅氮化硅（例如Si

在下一步骤中，如图10i中所示，将非晶硅大量沉积在该结构上，从而填充腔体并在位于设备层上方的氮化硅层的顶部上提供一层。然后蚀刻非晶硅层，如图10j中所示，从而在现在填充的沟槽中的每一个上面和现在填充的沟槽中的每一个之内留下两个离散的非晶硅区，这释放了由非晶硅层引起的晶片应力。

接着，如图10k中所示，该结构经历化学-机械抛光工艺，从而在光学有源堆叠的最上层的顶部上留下大约20 nm高的二氧化硅层。该蚀刻还去除了设备层上方的剩余氮化硅层。

图10l（i）和10l（ii）分别示出了如沿图7的B-B’和C-C’横截面观察的后续制造步骤。可以看出，跨该结构的暴光的上表面来沉积另外的二氧化硅层，并且然后提供光致抗蚀剂并对其进行图案化。光致抗蚀剂被提供在光学有源堆叠的一部分上，并且被提供在硅设备层的在引导方向上与光学有源堆叠相邻的一部分上。

因此，当被蚀刻时，如图10m（i）和10m（ii）中所示（分别是通过B-B’和C-C’的横截面），在光学有源堆叠中以及在与光学有源堆叠相邻的硅设备层中提供波导结构。在该蚀刻之后，提供另外的二氧化硅层，其中另外的二氧化硅层的厚度在20 nm和50 nm之间，如图10c中所示。

接着，如图10o中所示，在该结构的一部分上提供光致抗蚀剂，留下间隙，该间隙暴光光学有源堆叠中的波导的第一侧壁以及光学有源堆叠的与该侧壁相邻的第一横向区。然后，这些暴光区掺杂有n型掺杂剂（例如，硅或硅离子），从而提供n掺杂区，所述n掺杂区从光学有源堆叠的第一侧壁向下并且跨与其相邻的第一横向区延伸。然后去除光致抗蚀剂。

然后施加另外的光致抗蚀剂，如图10p中所示，从而留下暴光的第二侧壁光学有源堆叠和与其相邻的第二横向区。光学有源堆叠的这些暴光区然后掺杂有p型掺杂剂（例如，Be或Zn），从而提供p掺杂区，所述p掺杂区沿光学有源堆叠的第一侧壁向下并跨与其相邻的第二横向区延伸。然后去除该光致抗蚀剂。

然后施加另外的光致抗蚀剂，从而留下暴光的第一横向区的一部分，如图10q中所示。然后该暴光区掺杂有另外的n型掺杂剂（例如硅或硅离子），从而在第一横向区内提供重n掺杂（n+）区。然后去除该光致抗蚀剂。然后施加另外的光致抗蚀剂，从而留下暴光的第二横向区的一部分（在一些实施例中，在尺寸上等同于第一横向区），如图10s中所示。该暴光区然后掺杂有另外的p型掺杂剂（例如Be），以便在第二横向区内提供重p掺杂的（p+）区。然后去除该光致抗蚀剂。所得到的结构是其中两个相对侧壁掺杂有相反极性的掺杂剂的波导，以及与这些侧壁中的每一个相邻的、掺杂到比相邻侧壁更高的浓度的横向区。

接着，如图10t中所示，在整个设备上提供另外的二氧化硅层，在一些实施例中，该二氧化硅层具有大约500 nm的厚度。然后，该结构经历处于700℃和850℃之间的快速热工艺退火。

在退火步骤之后，通过二氧化硅层向重掺杂区中的每一个打开接触通孔。这在图10u中示出。因此，随后，可以使用金属化工艺来为重掺杂区中的每一个提供电接触，如图10v中所示。

虽然已经结合上述示例性实施例描述了本发明，但是当给出本公开时，许多等同的修改和变化对于本领域技术人员而言将是显而易见的。因此，以上阐述的本发明的示例性实施例被认为是说明性的而非限制性的。在不脱离本发明的精神和范围的情况下，可以对所描述的实施例进行各种改变。

以上提及的所有参考资料通过引用特此并入。