电子设备及制造电子设备的方法

相关申请的交叉引用

本申请要求于2019年7月12日向韩国知识产权局提交的申请号为10-2019-0084761的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开涉及一种电子设备，并且更具体而言，涉及一种包括半导体存储器的电子设备以及制造该电子设备的方法。

背景技术

近年来，根据电子设备的小型化、低功耗、高性能和多样化，已经开发了能够将信息储存在诸如计算机和便携式通设备的各种电子设备中的半导体器件。因此，对能够通过利用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件进行了研究。这种半导体器件的示例包括：电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)、磁性随机存取存储器(MRAM)、电熔丝等等。

发明内容

本公开的实施例涉及一种能够改善存储单元的操作特性和可靠性的电子设备和制造该电子设备的方法。

根据本公开的实施例的制造包括半导体存储器的电子设备的方法可以包括：形成第一有源层；在所述第一有源层之上形成第一电极材料；对所述第一电极材料和所述第一有源层执行热处理过程，以及在被热处理的第一电极材料上形成第二电极材料。

根据本公开的实施例的电子设备可以包括半导体存储器。所述半导体存储器可以包括：第一电极；第二电极，其包括多个导电层；以及第一有源层，其介于所述第一电极与所述第二电极之间，其中所述第二电极的多个导电层包括与所述第一有源层接触的第一导电层，所述第一导电层的厚度在

根据本公开的实施例的存储单元的操作特性和可靠性可以被改善。

附图说明

图1A和图1B是图示根据本公开的实施例的电子设备的结构的示图。

图2A、图2B和图2C是图示根据本公开的实施例的电子设备的结构的示图。

图3A、图3B、图3C、图3D、图3E和图3F是图示根据本公开的实施例的电子设备的结构的示图。

图4A、图4B、图4C和图4D是图示根据本公开的实施例的制造电子设备的方法的示图。

图5A、图5B和图5C是图示根据本公开的实施例的制造电子设备的方法的示图。

图6A、图6B、图6C和图6D是图示根据本公开的实施例的制造电子设备的方法的示图。

图7A、图7B、图7C和图7D是图示根据本公开的实施例的制造电子设备的方法的示图。

图8A和图8B是图示根据本公开的实施例的制造电子设备的方法的示图。

图9是根据本公开的实施例的实施存储器件的微处理器的配置图。

图10是根据本公开的实施例的实施存储器件的处理器的配置图。

图11是根据本公开的实施例的实施存储器件的系统的配置图。

图12是根据本公开的实施例的实施存储器件的数据储存系统的配置图。

图13是根据本公开的实施例的实施存储器件的存储系统的配置图。

具体实施方式

在下文中，参考附图详细地描述各种实施例。

附图不一定按固定比例绘制，并且在一些示例中，附图中所示的至少一些结构的比例可能被放大以清楚地示出实施例的特征。当在附图或详细描述中公开了具有两层或更多层的多层结构时，所示的层的空间关系或布置顺序仅反映特定示例，并且本公开的实施例不限于此。层的空间关系或布置顺序可以变化。另外，多层结构的附图或详细描述可能未反映在特定的多层结构中存在的所有层(例如，在所示的两层之间可能有一个以上的附加层)。例如，当在附图或详细描述的多层结构中第一层存在于第二层或衬底上时，第一层可以直接形成在第二层上或直接形成在衬底上，并且一个或更多的其他层可以存在于第一层与第二层之间或第一层与衬底之间。

图1A和图1B是示出根据本公开的实施例的电子设备的结构的示图。图1A是单元阵列100的电路图，而图1B是存储单元阵列100的立体图。

参考图1A，根据本公开的实施例的电子设备可以包括半导体存储器(或半导体器件)，并且半导体存储器可以是非易失性存储器件或可变电阻存储器件。半导体存储器可以包括多个行线和与这些行线交叉的多个列线。这里，行线可以是字线，而列线可以是位线。作为参考，字线和位线是相对概念，并且行线可以是位线，而列线可以是字线。在下文中，假设行线是字线，而列线是位线。

单元阵列100可以包括分别设置在列线BL1至BL3与行线WL1至WL3之间的存储单元MC11至MC33。这里，存储单元MC11至MC33可以设置在列线BL1至BL3与行线WL1至WL3交叉的各个点处。存储单元MC11至MC33中的每个可以包括串联连接的选择元件S11至S33和存储元件M11至M33中的至少一个。选择元件S11至S33可以电连接至行线WL1至WL3，而存储元件M11至M33可以电连接至列线BL1至BL3。

存储元件M11至M33可以各自包括存储图案作为用于储存数据的储存节点。例如，存储元件M11至M33可以包括诸如电阻材料、磁隧道结(MTJ)、相变材料等的可变电阻材料。

选择元件S11至S33各自被配置用于选择存储单元MC，并且可以包括开关材料。选择元件S11至S33可以是二极管、PNP二极管、BJT、金属绝缘体转变(MIT)器件、混合离子电子导电(MIEC)器件、OTS器件等。

作为参考，存储单元MC11至MC33中的每个的形状和配置可以根据实施例而变化。例如，可以省略选择元件S11至S33，或者可以省略存储元件M11至M33。可选地，选择元件S11至S33和存储元件M11至M33的位置可以颠倒。在这种情况下，选择元件S11至S33中的每个可以电连接至列线BL1至BL3中的对应一个，并而存储元件M11至M33中的每个可以电连接至行线WL1至WL3中的对应一个。

此外，半导体存储器还可以包括：列电路110，其用于控制列线BL1至BL3；以及行电路120，其用于控制行线WL1至WL3。

行电路120可以是行解码器、字线解码器、字线驱动器等。行电路120根据行地址R_ADD而从行线WL1至WL3中选择单个行线(例如，第二行线WL2)。列电路110可以是列解码器、位线解码器、位线驱动器等。列电路110根据列地址C_ADD而从列线BL1至BL3中选择单个列线(例如，第二列线BL2)。因此，可以选择连接在选中的列线BL2与选中的行线WL2之间的单个存储单元(例如，存储单元MC22)。

作为参考，图1A示出了三个列线BL1至BL3和三个行线WL1至WL3，但这仅是为了便于描述，并且本公开的实施例不限于此。例如，包括在单元阵列100中的列线BL1至BL3的数量和行线WL1至WL3的数量可以根据实施例而变化。

参考图1B，存储单元阵列100可以包括位于不同水平的列线BL和行线WL。列线BL可以位于行线WL之上或行线WL之下。行线WL可以各自在第一方向I上延伸，而列线BL可以各自在与第一方向I交叉的第二方向II上延伸。

存储单元MC可以设置在列线BL与行线WL的各个交叉点处。存储单元MC1和MC2中的每个可以是叠层，并且可以包括在第三方向III上层叠的存储元件M和选择元件S中的一个或两个。这里，第三方向III是与第一方向I和第二方向II交叉的方向，并且可以是与由第一方向I和第二方向II限定的平面垂直的方向。

列线BL、存储单元MC和行线WL可以形成一个存储层(deck)。尽管在图1B中单元阵列100具有单存储层结构，但是本公开的实施例不限于此，并且可以进一步包括一个或更多个存储层。单元阵列100可以具有多存储层结构，其中行线和列线在第三方向III上交替地层叠。在多存储层结构中，被层叠的存储层可以共享行线WL或列线BL。

图2A、图2B和图2C是示出根据本公开的实施例的电子设备的结构的示图。图2A是布局图，图2B是沿着图2A的第一线A-A′截取的截面图，并且图2C是沿着图2A的第二线B-B′截取的截面图。

参考图2A至图2C，根据本公开实施例的电子设备可以包括：行线10、列线16和存储单元MC。另外，电子设备还可以包括：第一保护层17、第二保护层19、第一绝缘层18和第二绝缘层20。

每个存储单元MC可以包括第一电极11、第二电极13、第三电极15、介于第一电极11与第二电极13之间的第一有源层以及介于第二电极13与第三电极15之间的第二有源层中的至少一个。第一有源层可以被配置为开关层12，而第二有源层可以被配置为可变电阻层14。

可变电阻层14可以具有根据所施加的电压或电流而在不同的电阻状态之间可逆地切换的特性。因此，当可变电阻层14具有第一电阻状态(例如，低电阻状态)时，可以储存第一逻辑值(例如，数据“1”)，而当可变电阻层14具有第二电阻状态(例如，高电阻状态)时，可以储存第二逻辑值(例如，数据“0”)。

当可变电阻层14是电阻材料时，可变电阻层14可以包括过渡金属氧化物或可以包括金属氧化物，例如基于钙钛矿的材料。因此，在可变电阻层14中产生或消除了电路径，因此可以储存数据。

当可变电阻层14具有MTJ结构时，可变电阻层14可以包括磁化钉扎层、磁化自由层以及介于它们之间的隧道阻挡层。例如，磁化钉扎层和磁化自由层可以包括磁性材料，并且隧道阻挡层可以包括诸如镁(Mg)、铝(Al)、锌(Zn)或钛(Ti)的氧化物。这里，磁化自由层的磁化方向可以通过所施加的电流中的电子的自旋力矩来改变。因此，可以根据磁化自由层的磁化方向相对于磁化钉扎层的磁化方向的改变来储存数据。

当可变电阻层14是相变材料时，可变电阻层14可以包括基于硫族化物的材料。可变电阻层14可以包括：硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)等，或它们的组合，作为基于硫族化物的材料。例如，可变电阻层14可以是Ge-Sb-Te(GST)，并且可以是Ge

开关层12可以是根据所施加的电压或电流的大小来调节电流的选择元件。当施加至开关层12的电压或电流的大小等于或小于阈值时，电流几乎不流过开关层12。当施加至开关层12的电压或电流的大小大于或超过阈值时，迅速增大的电流量流过开关层12。增大的电流量可以基本上与所施加的电压或电流的大小成比例。

当开关层12是金属绝缘体转变(MIT)元件时，开关层12可以包括VO

第一电极11可以电连接至行线10。第二电极13可以介于开关层12与可变电阻层14之间。第三电极15可以电连接至列线16。第一电极11、第二电极13和第三电极15可以包括诸如碳、金属或金属氮化物的导电材料。第一电极11、第二电极13和第三电极15中的每个可以包括：钨(W)、氮化钨(WNx)、硅化钨(WSix)、钛(Ti)、氮化钛(TiNx)、氮化钛硅(TiSiN)、氮化铝钛(TiAlN)、钽(Ta)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化铝钽(TaAlN)、碳(C)、碳化硅(SiC)、碳氮化硅(SiCN)、铜(Cu)、锌(Zn)、镍(Ni)、钴(Co)、铅(Pd)、铂(Pt)等，或可以包括它们的任意组合。例如，第一电极11、第二电极13和第三电极15中的至少一个可以是碳电极。

第一电极11、第二电极13和第三电极15中的每个可以具有单层结构或多层结构。当电极具有多层结构时，电极可以包括导电层的叠层。另外，在导电层之中，与开关层12或可变电阻层14接触的导电层(例如，图4D中的热处理的第一电极材料43A或图7D中的热处理的第一电极材料75A)的厚度可以在从

第一保护层17和第二保护层19用于在制造过程中保护叠层。第一保护层17和第二保护层19可以由非导电材料形成，并且可以包括氧化物、氮化物、多晶硅等。例如，第一保护层17和第二保护层19可以包括氧化硅(SiO)、氮化硅(Si

第一保护层17可以形成为包围面向存储单元MC的在第二方向II上的侧壁，并且可以在第一方向I上延伸。第二保护层19可以形成为包围面向存储单元MC的在第一方向I上的侧壁，并且可以在第二方向II上延伸。第二保护层19可以部分地或大致全部地形成在存储单元MC的侧壁上。

第一绝缘层18和第二绝缘层20可以形成在相邻的存储单元MC之间，并且可以形成为填充相邻的存储单元MC之间的空间。这里，第一绝缘层18可以填充在第二方向II上彼此相邻的存储单元MC之间的空间。第二绝缘层20可以填充在第一方向I上彼此相邻的存储单元MC之间的空间。例如，第一绝缘层18和第二绝缘层20可以包括诸如氧化硅(SiO

根据如上所述的结构，可以通过将存储单元MC布置为交叉点阵列结构来提高存储元件的集成度。另外，通过以多层结构形成第一电极11、第二电极13和第三电极15中的至少一个，对开关层12、或可变电阻层15、或二者的损毁可以被恢复。例如，可以减少形成在开关层12、或可变电阻层15、或二者中的空隙的数量，可以减小空隙的尺寸，或者可以基本去除空隙。因此，可以改善存储单元MC的制造过程中的热稳定性以及各种器件特性。例如，在根据本公开的实施例的电子设备中，与常规设备相比，可以减小泄漏电流，可以防止阈值电压的降低，可以减小漂移(例如，阈值电压漂移)，并且可以改善耐久性(例如，具有多个编程脉冲的阈值电压的变化量)。

图3A至图3F是图示根据本公开的实施例的电子设备的结构的示图。在下文中，将省略与以上描述重复的描述。

参考图3A，存储单元MC位于行线30与列线36之间。存储单元MC包括：第一电极31、第二电极33_M以及介于第一电极31与第二电极33_M之间的有源层。有源层可以被配置为开关层32。开关层32可以介于在第一电极31与第二电极33_M之间。另外，第一电极31和第二电极33_M中的至少一个可以与开关层32直接接触。

第一电极31和第二电极33_M中的至少一个可以包括导电层的叠层。例如，在形成开关层32之后形成的第一电极31和第二电极33_M中的一个可以包括导电层的叠层。在一个实施例中，形成在开关层32上的电极可以包括导电层的叠层。

在图3A的实施例中，假设第二电极33_M包括导电层的叠层。第二电极33_M可以形成为与开关层32直接接触。另外，第二电极33_M可以通过交替地重复电极材料沉积过程和热处理过程来形成。例如，第二电极33_M可以包括多个导电层，并且多个导电层中的每个通过沉积电极材料层以及然后对沉积的电极材料层执行热处理过程来形成。在导电层之中，与开关层32接触的导电层的厚度可以在

参考图3B，存储单元MC包括第一电极31、开关层32和第二电极33_M。第二电极33_M可以具有多层结构，并且可以包括第一子电极33A和第二子电极33B。第一子电极33A可以与开关层32直接接触，并且可以包括导电层的叠层。例如，第一子电极33A可以通过交替地重复电极材料沉积过程和热处理过程来形成。在第一子电极33A中包括的导电层之中，与开关层32接触的导电层的厚度可以在大约

在第一子电极33A与第二子电极33B之间的界面处，第一子电极33A的表面可以是刻蚀表面。第二子电极33B可以具有单层结构。例如，第二子电极33B可以通过在第一子电极33A的刻蚀表面上沉积电极材料来形成。

在另一实施例中，存储单元MC可以包括可变电阻层(未示出)来代替开关层32。在这种情况下，第二电极33_M可以形成为与可变电阻层直接接触。另外，在导电层之中，与可变电阻层接触的导电层的厚度可以在

参考图3C，存储单元MC包括第一电极31、第二电极33_M、第三电极35、介于第一电极31与第二电极33_M之间的第一有源层以及介于第二电极33_M与第三电极35之间的第二有源层。第一有源层可以被配置为开关层32，而第二有源层可以被配置为可变电阻层34。开关层32可以介于第一电极31与第二电极33_M之间。可变电阻层34可以介于第二电极33_M与第三电极35之间。第二电极33_M可以与开关层32直接接触，并且可以包括导电层的叠层。在第二电极33_M中包括的导电层之中，与开关层32接触的导电层的厚度可以在从

参考图3D，存储单元MC包括：第一电极31、开关层32、第二电极33_M、可变电阻层34和第三电极35_M。第二电极33_M可以与开关层32直接接触，并且可以包括导电层的叠层。在第二电极33_M中包括的导电层之中，与开关层32接触的导电层的厚度可以在从

参考图3E，存储单元MC包括：第一电极31、开关层32、第二电极33_M、可变电阻层34和第三电极35_M。第二电极33_M可以具有多层结构并且可以包括第一子电极33A和第二子电极33B。第一子电极33A可以与开关层32直接接触，并且可以包括导电层的叠层。在第一子电极33A中包括的导电层之中，与开关层32接触的导电层的厚度可以在大约

参考图3F，存储单元MC包括：第一电极31、开关层32、第二电极33_M、可变电阻层34和第三电极35_M。第二电极33_M可以包括第一子电极33A和第二子电极33B。第三电极35_M可以包括第三子电极35A和第四子电极35B。第三子电极35A可以与可变电阻层34直接接触并且可以包括导电层的叠层。在第三子电极35A中包括的导电层之中，与可变电阻层34接触的导电层的厚度可以在从

在图3A至图3F的实施例中，第一电极31位于存储单元MC的下部，而第二电极33_M位于存储单元MC的上部。在其他实施例中，第一电极31可以位于存储单元MC的上部，而第二电极33_M可以位于存储单元MC的下部。另外，当电极形成为包括导电层的叠层时，在制造过程中可以保持或基本消除相邻的一对导电层之间的界面。

图4A、图4B、图4C和图4D是示出根据本公开的实施例的制造电子设备的方法的示图。

参考图4A，在第一电极层41上形成第一有源层。第一有源层可以被配置为开关层(或开关材料层)42。开关层42可以包括基于硫族化物的材料，并且可以包括Te、Se、Ge、Si、As、Ti、S、Sb等。

当开关层42包括第4族元素时，在开关层42中的构成元素之间可能形成错误的键合。例如，开关层42可以包括第4族元素Ge和第6族元素Se，可以在它们之间形成金字塔键合。在这种情况下，可能增大漂移(例如，阈值开关电压漂移)，并且可能增加泄漏电流。

因此，根据本公开的实施例，降低包括在开关层42中的第4族元素(例如，Ge)的浓度以解决上述问题。例如，包括在开关层42中的第4族元素的浓度可以为5％至25％。

同时，开关层42的每个元素的平均配位数(mean coordination number)(MCN)影响开关层42的薄层特性。当降低包括在开关层42中的第4族元素的浓度而升高包括在开关层42中的第6族元素的浓度时，MCN降低。当MCN降低时，开关层42变松软。因此，当降低包括在开关层42中的第4族元素的浓度时，MCN降低以使开关层42相对松软，从而在包括开关层42的存储单元的制造过程中削弱了开关层42的热稳定性。

参考图4B至图4D，在开关材料层42上形成第二电极(或第二电极层)E2。然而，在形成第二电极E2的过程中，开关层42可能被损毁。如上所述，可以通过降低开关层42中的第4族元素的浓度来改善漂移、泄漏电流等。然而，由于开关层42的热稳定性变得相对弱并且开关层42可能变得相对松软，因此开关层42可能由于第二电极E2而易受应力的影响。结果，在开关层42之上形成第二电极E2的过程中，可能损毁开关层42。例如，可以在开关层42内部、在开关层42与第二电极E2之间的界面处以及在开关层42与第一电极层41之间的界面处产生一个或更多个空隙。当产生空隙时，可以增加泄漏电流，可以减小阈值电压，或者可以增大漂移。另外，当空隙的尺寸过大时，开关层42可能不会正确地执行开关操作。

因此，在本公开的实施例中，形成第二电极E2的过程被划分为多个子过程，以便使开关层42的损毁最小化。另外，在形成第二电极E2的子过程中，一起执行用于使开关层42的损毁修复的热处理过程。例如，通过交替地执行电极材料层的沉积过程和对电极材料层的热处理过程来形成具有目标厚度TT的第二电极E2。

下面将描述第二电极层E2的形成方法。

首先，参考图4B，在开关层42上形成第一电极材料(或第一电极材料层)43。第一电极材料43可以形成为与开关层42直接接触。第一电极材料43可以是第二电极E2的一部分。在形成第一电极材料43的过程中，开关层42可能被损毁，并且被损毁的开关层(或被损毁的开关材料层)42A可以包括一个或多个更空隙。

可以考虑沉积层的形状和被损毁的开关层42A中的损毁程度来确定第一电极材料43的厚度T。当厚度T太薄时，第一电极材料43以岛状生长。因此，第一电极材料43以足够大的厚度被沉积为具有基本完全覆盖开关层42A的薄层形状。相反，当厚度T太厚时，在形成第一电极材料43的过程中，开关层42A可能被损毁到不能充分修复开关层42A的程度。例如，即使完成对第一电极材料43的热处理过程之后，一个或更多个空隙也可能保留在损毁的开关层42A中。例如，由于离子撞击、RF功率等可能发生诸如开关层42A中的元素键合的击穿的损毁。因此，调节第一电极材料43的厚度T，使得第一电极材料43以薄层形状沉积并且开关层42A在沉积过程期间被损毁到在随后的热处理过程期间可以充分恢复开关层42A的程度。考虑到这一点，第一电极材料43可以形成为具有从

接下来，参考图4C，对第一电极材料43进行热处理。当第一电极材料43被热处理时，被损毁的开关层42A可以一起被热处理。通过恢复，被损毁的开关层42A中的空隙可以消失，空隙的数量可以减少，或者空隙的尺寸可以减小。因此，形成了被热处理的第一电极材料(或被热处理的第一电极材料层)43A和被恢复的开关层(或被恢复的开关材料层)42B。

可以考虑开关层42B的恢复来确定热处理过程的条件。当热处理过程的温度太低时，没有明显的恢复效果，而当温度太高时，被热处理的第一电极材料43A的表面粗糙度可能增大。因此，可以在足以从开关层42B基本去除空隙并且不足以增大被热处理的第一电极材料43A的表面粗糙度的温度下执行热处理过程。例如，可以在从100℃至350℃的范围内的温度下执行热处理过程。当热处理过程的时间间隔太短时，没有明显的恢复效果，而当时间太长时，被热处理的第一电极材料43A的表面粗糙度可能增大。因此，可以在足以从开关层42B基本去除空隙并且不足以增大被热处理的第一电极材料43A的表面粗糙度的时间间隔(例如，从1分钟到20分钟)期间执行热处理过程。另外，热处理过程的压力在0.1毫托至10毫托的范围内，并且可以在Ar气氛、N

接下来，参考图4D，在被热处理的第一电极材料43A上形成第二电极材料(或第二电极材料层)44。因此，形成具有目标厚度TT的第二电极E2。

当形成第二电极材料44时，第一电极材料43A可以用作被恢复的开关层42B的保护层。因此，可以在形成第二电极材料44的过程中防止开关层42B的损毁。另外，可以在后续过程中保持或消除第一电极材料43A与第二电极材料44之间的界面(由虚线表示)。

接下来，尽管在图中未示出，但是可以执行用于使第一电极层41、开关层42B和第二电极E2图案化的附加过程以形成存储单元(例如，图3A中的存储单元MC)。因此，可以形成如下的存储单元，其包括第一电极(例如，图3A中的第一电极31)、开关层(例如，图3A中的开关层32)和第二电极(例如，图3A中的第二电极33_M)。

根据上述制造方法，可以在形成第二电极E2的过程中恢复开关层42B的损毁，以及然后基本防止该损毁。因此，可以通过降低包括在开关层42B中的第4族元素的浓度来解决这些问题(例如，漂移和泄漏电流)，并且可以改善开关层42B的热稳定性。

图5A、图5B和图5C是图示根据本公开的实施例的制造电子设备的方法的示图。在下文中，将省略与以上描述重复的描述。

参考图5A，在第一电极层51上形成有源层，然后在有源层上形成第一电极材料(或第一电极材料层)53。有源层可以被配置为开关层(或开关材料层)52。第一电极材料53的第一厚度T1可以在从

接下来，对第一电极材料53和开关层52进行热处理。因此，被损毁的开关层52被恢复。

参考图5B，在被热处理的第一电极材料53上形成第二电极材料(或第二电极材料层)54。第二电极材料54可以具有与第一电极材料53基本相同的厚度，或者可以具有与第一电极材料53的厚度不同的厚度。第二电极材料54的厚度T2可以在从

接下来，对第二电极材料54进行热处理。

参考图5C，在被热处理的第二电极材料54上形成第三电极材料(或第三电极材料层)55。因此，形成具有目标厚度TT的第二电极E2。第三电极材料55可以具有与第一电极材料53基本相同的厚度，或者可以具有与第一电极材料53的厚度不同的厚度。第三电极材料55的厚度T3可以在从

图6A、图6B和图6C是图示根据本公开的实施例的制造电子设备的方法的示图。在下文中，将省略与以上描述重复的描述。

参考图6A，在第一电极层61上形成有源层，然后在有源层上形成第一电极材料(或第一电极材料层)63。有源层可以被配置为开关层(或开关材料层)62。例如，第一电极材料63的厚度在

参考图6B，在被热处理的第一电极材料63上形成第二电极材料(第二电极材料层)64。

参考图6C，刻蚀第二电极材料64A的表面。例如，利用氩气刻蚀第二电极材料64A的上部。因此，第二电极材料64A的表面粗糙度减小。

参考图6D，在第二电极材料64A上形成第三电极材料(或第三电极材料层)65。第三电极材料65可以沉积在第二电极材料64A的刻蚀表面上。可以考虑第二电极材料64A的刻蚀厚度和目标厚度TT来确定第三电极材料65的厚度T3。可以确定第三电极材料65的厚度T3，以补偿第二电极材料64A的刻蚀厚度。因此，形成具有目标厚度TT的第二电极E2。

在另一个实施例中，可以省略第三电极材料65。在这种情况下，第二电极E2包括具有被热处理表面的第一电极材料63和具有减小的粗糙度的刻蚀表面的第二电极材料64A。

图7A至图7D是图示根据本公开的实施例的制造电子设备的方法的示图。在下文中，将省略与以上描述重复的描述。

参考图7A，在第一电极层73上形成有源层。有源层可以被配置为可变电阻层(或可变电阻材料层)74。可变电阻层74可以是基于硫族化物的材料，其包括硅(Si)、锗(Ge)、锑(Sb)、碲(Te)、铋(Bi)、铟(In)、锡(Sn)、硒(Se)或它们的组合。例如，可变电阻层74可以是Ge-Sb-Te(GST)，并且可以是Ge

参考图7B，在可变电阻层74上形成第一电极材料(或第一电极材料层)75。第一电极材料75的厚度T1可以在从

参考图7C，对第一电极材料75和被损毁的可变电阻层74A进行热处理。因此，形成被热处理的第一电极材料(或被热处理的第一电极材料层)75A，并且将被损毁的可变电阻层74A恢复，以形成被恢复的可变电阻层(或被恢复的可变电阻材料层)74B。

参考图7D，在第一电极材料75A上形成第二电极材料(或第二电极材料层)76。因此，形成第二电极(或第二电极层)E2。第二电极材料76可以具有与第一电极材料75A基本相同的厚度，或者可以具有与第一电极材料75A的厚度不同的厚度。第二电极材料76的厚度T2可以在从

在形成第二电极材料76之后，可以执行附加过程。在一个实施例中，可以对第二电极材料76进行热处理。另外，可以在对第二电极材料76进行热处理之后形成第三电极材料层(未示出)。在一个实施例中，可以刻蚀第二电极材料76的表面。另外，可以在第二电极材料76的表面被刻蚀之后形成第三电极材料。

图8A和图8B是图示根据本公开的实施例的制造电子设备的方法的示图。在下文中，将省略与以上描述重复的描述。

参考图8A，在第一电极层(或第一电极材料层)81上形成第一有源层，然后在第一有源层上形成第二电极层(或第二电极材料层)83_M。第一有源层可以被配置为开关层(或开关材料层)82。参考图8B，在第二电极层83_M上形成第二有源层之后，在第二有源层上形成第三电极层(或第三电极材料层)85。第二有源层可以被配置为可变电阻层(或可变电阻材料层)84。

第二电极层83_M和第三电极层85中的一个或两个可以具有多层结构。图8A中的第二电极层83_M可以以与上述过程基本相同的方式来形成，以形成图4D的第二电极E2、图5C的第二电极E2、图6D的第二电极E2、或它们的组合。图8B中的第三电极层85可以以与上述过程基本相同的方式来形成，以形成图4D的第二电极E2、图5C的第二电极E2、图6D的第二电极E2、图7D的第二电极E2、或它们的组合。

图9是根据本公开的实施例的实现存储器件的微处理器的配置图。

参考图9，微处理器1000可以控制和调整如下的一系列处理：从各种外部设备接收数据，处理数据以及将处理的结果发送到外部设备，并且微处理器1000可以包括：存储器1010、运算组件1020、控制器1030等。微处理器1000可以是各种数据处理设备，诸如中央处理单元(CPU)、图形处理单元(GPU)和数字信号处理器(DSP)、应用程序处理器。

存储器1010可以是处理器寄存器、寄存器等，可以将数据储存在微处理器1000中，可以包括数据寄存器、地址寄存器、浮点寄存器等，以及还可以包括各种寄存器。存储器1010可以暂时地储存地址，在该地址处储存用于在运算组件1020中执行运算的数据、执行的结果的数据以及用于执行的数据。

存储器1010可以包括上述电子设备的一个或更多个实施例。例如，存储器1010可以包括第一电极、包括导电层的叠层的第二电极以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

运算组件1020可以根据通过由控制器1030对指令进行解码而获得的结果来执行各种算术运算或逻辑运算。运算组件1020可以包括一个或多个算术和逻辑单元(ALU)等。

控制器1030可以从诸如存储器1010、运算组件1020和微处理器1000的外部设备接收信号，执行指令的提取或解码以及对微处理器1000的信号输入/输出的控制等，以及运行由程序指示的处理。

根据本实施例的微处理器1000除了存储器1010之外，还可以包括能够暂时地储存从外部设备输入的数据或要输出到外部设备的数据的高速缓冲存储器1040。在这种情况下，高速缓冲存储器1040可以通过总线接口1050与存储器1010、运算组件1020和控制器1030交换数据。

图10是根据本公开的实施例的实施存储器件的处理器的配置图。

参考图10，处理器1100可以包括除了微处理器的用于控制和调整如下的一系列处理功能之外的各种功能，从各种外部设备接收数据，处理数据以及将处理的结果发送到外部设备，因此可以实现性能改善和多功能。处理器1100可以包括：用作微处理器的核心部1110、暂时储存数据的高速缓冲存储器1120以及用于在内部设备与外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用程序处理器(AP)。

本实施例的核心部1110可以是用于对从外部设备输入的数据执行算术逻辑运算的部分，并且可以包括存储器1111、运算组件1112和控制器1113。

存储器1111可以是处理器寄存器、寄存器等，可以将数据储存在处理器1100中，可以包括数据寄存器、地址寄存器、浮点寄存器等，并且还可以包括各种寄存器。存储器1111可以暂时地储存地址，在该地址处储存用于在运算组件1112中执行运算的数据、执行的结果的数据以及用于执行的数据。运算组件1112可以是在处理器1100中执行运算的部分，并且可以根据通过对由控制器1113对指令进行解码而获得的结果来执行各种算术运算、逻辑运算等。运算组件1112可以包括一个或多个算术和逻辑单元(ALU)等。控制器1113可以从诸如存储器1111、运算组件1112和处理器1100的外部设备接收信号，执行指令的提取或解码，控制处理器1000的信号输入/输出等，以及运行由程序指示的过程。

高速缓冲存储器1120暂时储存数据，以补偿高速运行的核心部1110与低速运行的外部设备之间的数据处理速度差异。高速缓冲存储器1120可以包括主储存部1121、次级储存部1122和第三级储存部1123。通常，高速缓冲存储器1120包括主储存部1121和次级储存部1122，并且在需要大容量时可以包括第三级储存部1123。高速缓冲存储器1120可以根据需要包括更多的储存部。即，包括在高速缓冲存储器1120中的储存部的数量可以根据设计而变化。这里，用于在主储存部1121、次级储存部1122和第三级储存部1123中储存和区分数据的处理速度可以相同或不同。当每个储存部的处理速度不同时，主储存部的速度可能是最快的。高速缓冲存储器1120的主储存部1121、次级储存部1122和第三级储存部1123中的一个或更多个可以包括上述电子设备的一个或多个实施例。例如，高速缓冲存储器1120可以包括第一电极、包括导电层的叠层的第二电极以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

图10示出了在高速缓冲存储器1120中配置所有的主储存部1121、次级储存部1122和第三级储存部1123的情况。然而，所有的主储存部1121、次级储存部1122和第三级储存部1123可以被配置在核心部1110的外部，并且补偿核心部1110与外部设备之间的处理速度差异。可选地，可以将高速缓冲存储器1120的主储存部1121设置在核心部1110内部，并且可以将次级储存部1122和第三级储存部1123配置在核心部1110外部，因此可以进一步增强补偿处理速度差异的功能。可选地，主储存部1121和次级储存部1122可以位于核心部1110的内部，而第三级储存部1123可以位于核心部1110的外部。

总线接口1130连接核心部1110、高速缓冲存储器1120和外部设备，以便有效地传输数据。

根据本实施例的处理器1100可以包括多个核心部1110，并且多个核心部1110可以共享高速缓冲存储器1120。多个核心部1110和高速缓冲存储器1120可以彼此直接连接，或者可以通过总线接口1130彼此连接。多个核心部1110中的所有核心部可以同样地配置为上述核心部。当处理器1100包括多个核心部1110时，高速缓冲存储器1120的主储存部1121可以被配置在与多个核心部1110的数量相对应的各个核心部1110中，而次级储存部1122和第三级储存部1123可以被配置在多个核心部1110的外部，以通过总线接口1130共享。这里，主储存部1121的处理速度可以比次级储存部1122和第三级储存部1123的处理速度快。在另一实施例中，主储存部1121和次级储存部1122可以被配置在与多个核心部1110的数量相对应的各个核心部1110中，并且第三级储存部1123可以被配置在多个核心部1110的外部，以通过总线接口1130共享。

根据本实施例的处理器1100可以包括：嵌入式存储器1140，其储存数据；通信模块1150，其可以以有线方式或无线方式与外部设备发送和接收数据；存储器控制器1160，其驱动外部储存器件；介质处理器1170，其处理由处理器1100处理的数据以及从外部输入设备输入的数据，并将处理的数据输出至外部接口设备等。另外，处理器1100还可以包括多个模块和设备。在这种情况下，多个添加的模块可以通过总线接口1130与核心部1110和高速缓冲存储器1120交换数据。

这里，嵌入式存储器1140可以包括非易失性存储器以及易失性存储器。易失性存储器可以包括：动态随机存取存储器(DRAM)、移动DRAM、静态随机存取存储器(SRAM)、执行与这些存储器类似的功能的存储器等。非易失性存储器可以包括：只读存储器(ROM)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、执行与这些存储器类似的功能的存储器等。

通信模块1150可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络连接的模块和能够与无线网络连接的模块两者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，作为通过传输线发送和接收数据的各种设备。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(WIBRO)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，作为无需传输线来发送和接收数据的各种设备。

存储器控制器1160用于根据不同通信标准操作来处理和管理在处理器1100与外部存储设备之间传输的数据。存储器控制器1160可以包括各种存储器控制器，例如，控制如下的控制器：集成电子设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)、独立磁盘冗余阵列(RAID)、固态盘(SSD)、外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)、通用串行总线(USB)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、紧凑型闪存(CF)卡等。

介质处理器1170可以处理由处理器1100处理的数据以及从外部输入设备作为图像、语音和其他格式输入的数据，并且可以将数据输出到外部接口设备。介质处理器1170可以包括：图形处理单元(GPU)、数字信号处理器(DSP)、高分辨率音频(HD音频)、高分辨率多媒体接口(HDMI)控制器等。

图11是根据本公开的实施例的实施存储器件的系统的配置图。

参考图11，系统1200是处理数据的设备，并且可以执行输入、处理、输出、通信、储存等，以便对数据执行一系列操作。系统1200可以包括处理器1210、主储存器件1220、辅助储存器件1230、接口设备1240等。本实施例的系统1200可以是利用处理器操作的各种电子系统，诸如计算机、服务器、个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动电话、智能电话、数字音乐播放器、便携式多媒体播放器(PMP)、照相机、全球定位系统(GPS)、摄像机、录音机、远程信息处理、视听系统、智能电视等。

处理器1210可以控制如下的处理：输入命令的分析、储存在控制系统1200中的数据的运算、比较等。处理器1210可以包括：微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用程序处理器(AP)、数字信号处理器(DSP)等等。

主储存器件1220是能够在运行程序时移动、储存和运行来自辅助储存器件1230的程序代码或数据的储存空间。即使关闭电源，也可以保留所储存的内容。主储存器件1220可以包括上述电子设备的一个或更多个实施例。例如，主储存器件1220可以包括：第一电极、包括导电层的叠层的第二电极以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

另外，主储存器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源关断时所有内容被擦除。可选地，主储存器件1220可以不包括上述实施例的半导体器件，并且还可以包括易失性存储器类型的静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)等，其中当电源关断时所有内容被删除。

辅助储存器件1230是指用于储存程序代码或数据的储存器件。辅助储存器件1230比主储存器件1220慢，但是可以储存很多数据。辅助储存器件1230可以包括上述电子设备的一个或更多个实施例。例如，辅助储存器件1230可以包括：第一电极、包括导电层的叠层的第二电极以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

此外，辅助储存器件1230还可以包括数据储存系统(参考图12的1300)，诸如利用磁性的磁带、磁盘、利用光的激光盘、利用磁和光的磁光盘、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡。可选地，辅助储存器件1230可以不包括上述实施例的半导体器件，并且可以包括数据储存系统(参考图12的1300)，诸如利用磁性的磁带、磁盘、利用光的激光盘、利用磁和光的磁光盘、固态盘(SSD)、通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡。

接口设备1240可以用于在本实施例的系统1200与外部设备之间交换指令、数据等。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)、通信设备等。通信设备可以包括：能够与有线网络连接的模块、能够与无线网络连接的模块以及能够与有线网络连接的模块和能够与无线网络连接的模块两者。有线网络模块可以包括：局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)等，作为通过传输线发送和接收数据的各种设备。无线网络模块可以包括：红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(WIBRO)、高速下行链路分组接入(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)等，作为无需传输线来发送和接收数据的各种设备。

图12是根据本公开的实施例的实施存储器件的数据储存系统的配置图。

参考图12，数据储存系统1300可以包括：具有非易失性特性作为用于储存数据的配置的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)和固态盘(SSD)，以及可以是卡类型，诸如通用串行总线(USB)存储器、安全数字(SD)卡、微型安全数字(mSD)卡、微型安全数字(微型SD)卡，安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)和紧凑型闪存(CF)卡。

储存器件1310可以包括半永久性地储存数据的非易失性存储器。这里，非易失性存储器可以包括：只读存储器(ROM)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

控制器1320可以控制在储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，该处理器1321执行用于处理从数据储存系统1300的外部通过接口1330输入的命令的操作等。

接口1330用于在数据储存系统1300与外部设备之间交换指令、数据等。当数据储存系统1300是卡类型时，接口1330可以与在诸如如下的器件中使用的接口兼容：通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡，或者可以与在类似于这些器件的器件中使用的接口兼容。当数据储存系统1300是盘类型时，接口1330可以与诸如如下的接口兼容：集成电子设备(IDE)、串行高级技术附件(SATA)、小型计算机系统接口(SCSI)，外部SATA(eSATA)、个人计算机存储卡国际协会(PCMCIA)以及通用串行总线(USB)，或者可以与类似于这些接口的接口兼容。接口1330可以与具有不同类型的一个或更多个接口兼容。

暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样化和高性能来暂时储存数据，以便在接口1330与储存器件1310之间有效地传输数据。暂时储存器件1340可以包括上述电子设备的一个或更多个实施例。例如，暂时储存器件1340可以包括：第一电极、包括导电层的叠层的第二电极、以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

图13是根据本公开实施例的实施存储器件的存储系统的配置图。

参考图13，存储系统1400可以包括具有非易失性特性作为用于储存数据的配置的存储器1410、控制存储器1410的存储器控制器1420、用于与外部设备连接的接口1430等。存储系统1400可以是诸如固态盘(SSD)的卡类型，并且可以是诸如如下的卡类型：通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡。

储存数据的存储器1410可以包括上述电子设备的一个或更多个实施例。例如，存储器1410可以包括：第一电极、包括导电层的层叠的第二电极、以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

另外，本实施例的存储器可以包括具有非易失性特性的只读存储器(ROM)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、磁性随机存取存储器(MRAM)等。

存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，用于处理和操作从存储系统1400的外部通过接口1430输入的命令。

接口1430用于在存储系统1400与外部设备之间交换指令、数据等。接口1430可以与在诸如如下的器件中使用的接口兼容：通用串行总线(USB)存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)、以及紧凑型闪存(CF)卡，或者可以与在类似于这些器件的器件中使用的接口兼容。接口1430可以与具有不同类型的一个或更多个接口兼容。

本实施例的存储系统1400还可以包括缓冲存储器1440，其用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据的输入/输出。暂时储存数据的缓冲存储器1440可以包括上述电子设备的一个或更多个实施例。例如，缓冲存储器1440可以包括：第一电极、包括导电层的叠层的第二电极、以及介于第一电极与第二电极之间的第一有源层。在第二电极的导电层之中，与第一有源层接触的导电层可以具有

另外，本实施例的缓冲存储器1440还可以包括：具有易失性特性的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，具有非易失性特性的只读存储器(ROM)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)，等等。可选地，缓冲存储器1440可以不包括上述实施例的半导体器件，并且可以包括：具有易失性特性的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)，具有非易失性特性的只读存储器(ROM)、NOR型快闪存储器、NAND型快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)和磁性随机存取存储器(MRAM)，等等。

尽管本公开的详细描述描述了特定实施例，但是在不脱离本公开的范围和技术精神的情况下，可以进行各种改变和修改。因此，本公开的范围不应当限于上述实施例，并且应当由本公开的权利要求以及所附权利要求的等同形式来确定。