半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。随着元件的尺寸要求越来越小，相应形成的导电结构的尺寸越来越小。

所述导电结构的形成方法为：提供半导体衬底；在半导体衬底上形成第一介质层，所述第一介质层内具有第一开口；在所述第一开口内形成第一插塞；形成所述第一插塞之后，在所述第一插塞表面和第一介质层表面形成第二介质层；在所述第二介质层内形成第二开口；形成所述第二开口之后，在所述第二开口内形成第二插塞。所述第一插塞和第二插塞构成导电结构。为了降低尺寸日益减小的导电结构的电阻，采用电阻率较小的材料形成所述导电结构。

然而，现有技术形成的半导体器件的性能有待提高。

发明内容

本发明解决的技术问题是提供一种半导体结构及其形成方法，以提高形成的半导体结构的性能。

为解决上述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有第一介质层；在所述第一介质层内形成第一开口，且所述第一开口底部暴露出部分基底表面；在所述第一开口底部的基底表面形成金属硅化物层；在所述第一开口内形成位于所述金属硅化物层表面的牺牲层；在所述第一介质层表面和牺牲层表面形成第二介质层；刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出牺牲层顶部表面；形成所述第二开口之后，去除所述牺牲层；在去除所述牺牲层之后，在所述第一开口内和第二开口内形成导电结构。

可选的，所述金属硅化物层的形成方法包括：在所述第一开口侧壁和底部表面、以及第一介质层表面形成材料膜；采用退火工艺，使部分材料膜和基底反应，在所述第一开口底部形成所述金属硅化物层；形成所述金属硅化物层之后，去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜。

可选的，所述材料膜的厚度范围：100埃～300埃。

可选的，所述材料膜的材料包括：钛、镍、钴或者钨。

可选的，去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对材料膜的刻蚀速率大于对金属硅化物层的刻蚀速率。

可选的，所述牺牲层的形成方法包括：在所述第一开口内和第一介质层表面形成牺牲材料膜；平坦化所述牺牲材料膜，直至暴露出第一介质层表面，在所述第一开口内形成所述牺牲层。

可选的，所述牺牲层的材料和第一介质层的材料不同；所述牺牲层的材料包括：旋转涂布有机碳、无定形硅、无定形碳、多晶硅、氧化硅、碳氧化硅或者碳氧氢化硅。

可选的，所述第一介质层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种；所述第二介质层的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。

可选的，所述第一开口的形成方法包括：在所述第一介质层表面形成第一图形化层，所述第一图形化层暴露出部分第一介质层表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层，直至暴露出基底表面，形成所述第一开口。

可选的，所述第二开口的形成方法包括：在所述第二介质层表面形成第二图形化层，所述第二图形化层暴露出部分第二介质层表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层，直至暴露出牺牲层顶部表面，形成所述第二开口。

可选的，所述第二开口的形成方法还包括：形成所述第二开口之后，刻蚀去除附着于第二开口、以及牺牲层表面的副产物。

可选的，去除所述牺牲层的方法包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺。

可选的，形成所述第二开口的过程中，去除所述牺牲层。

可选的，所述导电结构的形成方法包括：采用沉积工艺在所述第一开口内、第二开口内以及第二介质层表面形成导电材料膜；平坦化所述导电材料膜，直至暴露出第二介质层表面，在所述第一开口内形成第一导电结构，在所述第二开口内形成第二导电结构。

可选的，所述导电材料膜包括：位于第一开口侧壁和底部表面、第二开口侧壁和底部表面以及第二介质层表面的粘附层、以及位于所述粘附层表面的导电膜。

可选的，所述粘附层的材料包括：氮化钛或者氮化钽；所述导电膜的材料包括：钴、铜、钨、铝、钛或者钽。

可选的，所述导电材料膜为单层结构；所述导电材料膜的材料包括：钨或者钼。

相应的，本发明实施例还提供一种采用任一项上述方法形成的半导体结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的半导体结构的形成方法中，通过刻蚀部分第二介质层，在所述第二介质层内形成第二开口的过程中，所述刻蚀部分第二介质层的工艺会对牺牲层表面造成刻蚀损伤。由于形成所述第二开口之后，会将牺牲层去除，使得形成第二开口对牺牲层表面造成的刻蚀损伤不会对后续工艺造成影响。进而，使得后续在所述第一开口内和第二开口内形成的导电结构性能较好，使得形成的半导体结构的性能较好。

进一步，所述导电结构的形成是通过平坦化导电材料膜，直至暴露出第二介质层表面。由于所述导电材料膜通过沉积工艺形成，所述沉积工艺形成的导电材料膜的材料性能较好，使得平坦化后形成的第一导电结构和第二导电结构之间不存在界面，提高了形成的导电结构的界面可靠性，使得形成的半导体结构的性能较好。

进一步，形成所述金属硅化物层之后，还去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜，避免后续填充导电材料膜以形成导电结构时，导电材料膜在所述第一开口的顶部发生过早闭合，从而有利于导电材料膜的填充，使得形成的导电结构性能较好。同时，去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜，有利于降低后续在第一开口内形成的第一导电结构的电阻，使得形成的半导体结构的性能较好。

进一步，由于形成所述金属硅化物层之后，还去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜，有利于材料的填充，使得可以形成厚度较厚的材料膜，从而位于第一开口底部表面的材料膜厚度较厚。进而，厚度较厚的材料膜有利于充分与材料膜相接触的基底发生反应，形成金属硅化物层，从而有利于降低后续第一导电结构和基底之间的接触电阻，使得形成的半导体结构的性能较好。

附图说明

图1至图6是一种半导体结构的形成方法各步骤的剖面示意图；

图7至图16是本发明一实施例中的半导体结构的形成方法各步骤的剖面示意图。

具体实施方式

正如背景技术所述，现有半导体结构的性能较差。

以下结合附图进行详细说明，半导体结构的性能较差的原因，图1至图6是一种半导体结构的形成方法各步骤的剖面示意图。

请参考图1，提供基底100，所述基底100表面具有第一介质层110以及位于第一介质层110内的第一开口120，且所述第一开口120底部暴露出部分基底100表面。

请参考图2，在所述第一开口120侧壁和底部表面、第一介质层110表面形成材料膜121以及位于材料膜表面的粘附层122。

请参考图3，采用退火工艺，使位于第一开口120底部的材料膜121与相接触的基底100发生反应，形成位于第一开口120底部的金属硅化物层130。

请参考图4，形成所述金属硅化层130之后，在所述第一开口120内形成第一插塞140，所述第一插塞140位于粘附层122侧壁和底部表面。

请参考图5，形成所述第一插塞140之后，在所述第一介质层110表面形成第二介质层150，且所述第二介质层150内具有第二开口160，所述第二开口160底部暴露出第一插塞140顶部表面。

请参考图6，形成所述第二介质层150和第二开口160之后，在所述第二开口160内形成第二插塞170。

上述方法中，由于钴的电阻率较小，所述第一插塞140的材料为钴，使得形成的第一插塞140的电阻降低，有利于提高形成的半导体结构的性能。

然而，所述第二开口160的形成方法包括：在所述第二介质层150表面形成图形化层(图中未示出)，且所述图形化层暴露出部分第二介质层150表面；以所述图形化层为掩膜，刻蚀所述第二介质层150，直至暴露出第一插塞140顶部表面，形成所述第二开口160。由于钴材料本身脆弱，容易受到外界腐蚀，刻蚀所述第二介质层150的工艺容易对所述第一插塞140的表面造成较大的刻蚀损伤，导致第一插塞140表面具有缺陷。同时，形成第二开口160之后，还会对所述第二开口160侧壁和底部表面进行湿法刻蚀工艺，以去除残留在第二开口160内的副产物。所述湿法刻蚀工艺对所述第一插塞140表面进一步造成刻蚀损伤，导致所述第一插塞140表面的缺陷进一步加重。再次，由于第二开口160底部暴露出的第一插塞140表面容易与外界发生反应，因此形成第二开口160之后，形成第二插塞170之前，还会对第一插塞140表面进行预清洗，以去除第一插塞140表面的杂质。所述预清洗处理会对第一插塞140表面造成一定刻蚀损伤，导致所述第一插塞140表面的缺陷进一步加重。

为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底表面具有第一介质层；在所述第一介质层内形成第一开口，且所述第一开口底部暴露出部分基底表面；在所述第一开口底部的基底表面形成金属硅化物层；在所述第一开口内形成位于所述金属硅化物层表面的牺牲层；在所述第一介质层表面和金属硅化物层表面形成第二介质层；刻蚀部分所述第二介质层，在所述第二介质层内形成第二开口，且第二开口底部暴露出牺牲层顶部表面；形成所述第二开口之后，去除所述牺牲层；在去除所述牺牲层之后，在所述第一开口内和第二开口内形成导电结构。所述方法形成的半导体结构的性能较好。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图7至图16是本发明一实施例中的半导体结构的形成方法各步骤的剖面示意图。

请参考图7，提供基底200，所述基底200表面具有第一介质层210。

所述基底200的材料为半导体材料。在本实施例中，所述基底200的材料为硅。在其他实施例中，所述第一基底的材料包括碳化硅、硅锗、Ⅲ-Ⅴ族元素构成的多元半导体材料、绝缘体上硅(SOI)或者绝缘体上锗。其中，Ⅲ-Ⅴ族元素构成的多元半导体材料包括InP、GaAs、GaP、InAs、InSb、InGaAs或者InGaAsP。

所述第一介质层210用于为后续形成第一开口以及位于第一开口内的第一导电结构提供支撑。

所述第一介质层210的材料包括氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。在本实施例中，所述第一介质层210的材料为氧化硅。

请参考图8，在所述第一介质层210内形成第一开口220，且所述第一开口220底部暴露出部分基底200表面。

所述第一开口220用于后续填充导电材料从而形成第一导电结构。

所述第一开口220的形成方法包括：在所述第一介质层210表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出部分第一介质层210表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层210，直至暴露出基底200表面，形成所述第一开口220。

刻蚀所述第一介质层210的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

接着，在所述第一开口底部的基底表面形成金属硅化物层，具体形成所述金属硅化层的过程请参考图9至图10。

请参考图9，在所述第一开口220侧壁和底部表面、以及第一介质层210表面形成材料膜230。

形成所述材料膜230的工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

所述材料膜230的厚度范围：100埃～300埃。

选择所述厚度范围的意义在于：若所述厚度小于100埃，则厚度较薄的材料膜230不利于后续通过退火工艺充分与基底反应，导致后续形成的金属硅化层不能充分降低基底200和后续形成的导电结构的接触电阻，使得形成的半导体结构的性能仍较低；若所述厚度大于300埃，则形成厚度太厚的材料膜230需要耗费的工艺时间和工艺本相应增加，且后续形成金属硅化物层之后，去除位于金属硅化物层表面、第一开口侧壁以及第一介质层表面的材料膜230的工艺成本和工艺时间也相应增加。

需要说明的是，所述厚度指的是沿垂直于基底200表面方向上，位于第一开口220底部表面的材料膜230的尺寸。

所述材料膜230的材料包括：钛、镍、钴或者钨。

在本实施例中，形成所述材料膜230的工艺为物理气相沉积工艺。所述物理气相沉积工艺能够使形成的位于第一开口220侧壁表面的材料膜230的尺寸较小，从而有利于降低形成的半导体结构的电阻，使得形成的半导体结构的性能较好。

请参考图10，采用退火工艺，使部分材料膜230和基底200反应，在所述第一开口220底部形成所述金属硅化物层231。

由于所述材料膜230的厚度较厚，所述退火工艺能够使材料膜230充分与基底200反应，因此，形成的金属硅化物层231能够充分降低基底200和后续形成的导电结构之间的接触电阻，使得形成的半导体结构的性能较好。

在本实施例中，形成所述金属硅化物层231之后，还包括：去除位于金属硅化物层231表面、第一开口200侧壁以及第一介质层210表面的材料膜230。

去除位于金属硅化物层231表面、第一开口220侧壁以及第一介质层210表面的材料膜230的工艺包括湿法刻蚀工艺，所述湿法刻蚀工艺对材料膜230的刻蚀速率大于对金属硅化物层231的刻蚀速率。

由于所述湿法刻蚀工艺对材料膜230的刻蚀速率大于对金属硅化物层231的刻蚀速率，使得去除材料膜230的同时，对金属硅化层231造成的刻蚀损伤较小，有利于降低基底200和后续形成的导电结构之间的接触电阻，使得形成的半导体结构的性能较好。

通过去除位于金属硅化物层231表面、第一开口220侧壁以及第一介质层210表面的材料膜230，避免后续填充导电材料膜以形成导电结构时，导电材料膜在所述第一开口220的顶部发生过早闭合，从而有利于导电材料膜的填充，使得形成的导电结构性能较好。同时，去除位于金属硅化物层231表面、第一开口220侧壁以及第一介质层210表面的材料膜230，有利于降低后续在第一开口220内形成的第一导电结构的电阻，使得形成的半导体结构的性能较好。

由于形成金属硅化层231之后，去除位于金属硅化物层231表面、第一开口220侧壁以及第一介质层210表面的材料膜230，即未反应的材料膜230，有利于材料的填充，使得可以形成厚度较厚的材料膜230，从而位于第一开口220底部表面的材料膜230厚度较厚。进而，厚度较厚的材料膜230有利于充分与材料膜230相接触的基底200发生反应，形成金属硅化物层231，从而有利于降低后续第一导电结构和基底200之间的接触电阻，使得形成的半导体结构的性能较好。

接着，在所述第一开口内形成位于所述金属硅化物层表面的牺牲层。在本实施例中，所述牺牲层齐平于第一介质层顶部表面，具体形成所述牺牲层的过程请参考图11至图12。

请参考图11，在所述第一开口220(如图10所示)内和第一介质层210表面形成牺牲材料膜240。

所述牺牲材料膜240为后续形成牺牲层提供材料层。

所述牺牲材料膜240的材料和第一介质层210的材料不同，使得后续形成的牺牲层的材料和第一介质层210的材料不同。

所述牺牲材料膜240的材料包括：旋转涂布有机碳、无定形硅、无定形碳、多晶硅、氧化硅、碳氧化硅或者碳氧氢化硅。

在本实施例中，所述牺牲材料膜240的材料为无定形硅。

请参考图12，平坦化所述牺牲材料膜，直至暴露出第一介质层表面，在所述第一开口内形成所述牺牲层241。

由于所述牺牲层241由平坦化所述牺牲材料膜240形成，相应的，所述牺牲层241的材料包括：旋转涂布有机碳、无定形硅、无定形碳、多晶硅、氧化硅、碳氧化硅或者碳氧氢化硅。在本实施例中，所述牺牲层241的材料为无定形硅。

请参考图13，形成所述牺牲层241之后，在所述第一介质层210表面和牺牲层241表面形成第二介质层250。

所述第二介质层250用于为后续形成第二开口以及位于第二开口内的第二导电结构提供支撑。

所述第二介质层250的材料包括：氧化硅、氮化硅、氮碳化硅、氮硼化硅、氮碳氧化硅和氮氧化硅中的一种或多种。

在本实施例中，所述第二介质层250的材料和第一介质层210的材料相同，均为氧化硅。在其他实施例中，所述第二介质层的材料还可以与第一介质层的材料不相同。

请参考图14，刻蚀部分所述第二介质层250，在所述第二介质层250内形成第二开口260，且第二开口260底部暴露出牺牲层241顶部表面。

所述第二开口260用于后续填充导电材料形成第二导电结构。

所述第二开口260的形成方法包括：在所述第二介质层250表面形成第二图形化层(图中未示出)，所述第二图形化层暴露出部分第二介质层250表面；以所述第二图形化层为掩膜，刻蚀所述第二介质层250，直至暴露出牺牲层241顶部表面，形成所述第二开口260。

刻蚀部分第二介质层250的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

通过刻蚀部分第二介质层250，在所述第二介质层250内形成第二开口260的过程中，所述刻蚀部分第二介质层250的工艺会对牺牲层241表面造成刻蚀损伤。由于形成所述第二开口260之后，会将牺牲层241去除，使得形成第二开口260对牺牲层241表面造成的刻蚀损伤不会对后续工艺造成影响。进而，使得后续在所述第一开口220内和第二开口260内形成的导电结构性能较好，使得形成的半导体结构的性能较好。

请参考图15，形成所述第二开口260之后，去除所述牺牲层241。

具体地，去除所述牺牲层241，暴露出第一开口220底部表面的金属硅化物层231。

去除所述牺牲层241的方法包括：干法刻蚀工艺、湿法刻蚀工艺或者灰化工艺。

在本实施例中，去除所述牺牲层241的工艺为湿法刻蚀工艺。

在其他实施例中，还可以是形成所述第二开口的过程中，去除所述牺牲层。

请参考图16，在去除所述牺牲层241之后，在所述第一开口220内和第二开口260内形成导电结构270。

所述导电结构270的形成方法包括：采用沉积工艺在所述第一开口220内、第二开口260内以及第二介质层250表面形成导电材料膜(图中未示出)；平坦化所述导电材料膜，直至暴露出第二介质层250表面，在所述第一开口220内形成第一导电结构(图中未示出)，在所述第二开口260内形成第二导电结构(图中未示出)。

在本实施例中，所述导电结构270包括第一导电结构和第二导电结构。

形成导电材料膜的工艺包括：化学气相沉积工艺、物理气相沉积工艺或者电镀工艺。

所述导电结构270的形成是通过平坦化导电材料膜，直至暴露出第二介质层250表面。由于所述导电材料膜通过沉积工艺形成，所述沉积工艺形成的导电材料膜的材料性能较好，使得平坦化后形成的第一导电结构和第二导电结构之间不存在界面，提高了形成的导电结构270的界面可靠性，使得形成的半导体结构的性能较好。

在本实施例中，所述导电材料膜包括：位于第一开口220(如图15所示)侧壁和底部表面、第二开口260侧壁和底部表面以及第二介质层250表面的粘附层(图中未示出)、以及位于所述粘附层表面的导电膜(图中未示出)。

所述粘附层的作用在于，避免在第一开口220和第二开口260内填充的导电膜中的离子，扩散入第一介质层210或者第二介质250层内，从而避免对第一介质层210或者第二介质层250造成影响，提高形成的半导体结构的性能。

所述粘附层的材料包括：氮化钛或者氮化钽。在本实施例中，所述粘附层的材料为氮化钛。

所述导电膜的材料包括：钴、铜、钨、铝、钛或者钽。在本实施例中，所述导电膜的材料为钴。

在其他实施例中，所述导电材料膜为单层结构；所述导电材料膜的材料包括：钨或者钼。

相应的，本发明实施例还提供一种采用上述方法形成的半导体结构。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。