半导体装置、通信模块和半导体装置的制造方法

技术领域

本公开涉及一种半导体装置、通信模块以及半导体装置的制造方法。

背景技术

与其他晶体管相比，使用化合物半导体的异质结的高电子迁移率晶体管(HighElectron Mobility Transistor：HEMT)具有以下特性，包括高耐压、高耐热、高饱和电子速度和高沟道电子浓度。因而，预期HEMT将应用于小且高性能的功率器件、用于通信的高频器件等。

在HEMT中，通过由不同的化合物半导体形成的沟道层和势垒层的异质结，在与势垒层接触的沟道层的界面处形成二维电子气。二维电子气由于其高电子迁移率和高片状电子密度而可用作低电阻沟道。

近年来，为了减少泄漏电流，HEMT已经采用MIS(Metal-Insulator-Semiconductor)栅极结构，其中栅电极经由栅极绝缘膜堆叠在势垒层上。然而，在具有MIS栅极结构的HEMT中，因为源电极、漏电极和栅电极均处于浮置状态，所以在制造过程期间由于等离子体处理而发生损坏(Plasma(Process)Induced Damage:PID)。

当耦接到栅电极的配线或通孔在等离子体处理期间用作天线时，发生PID。具体地，在利用天线收集等离子体中的电荷时，产生PID，并且由此收集的电荷作为电流流入栅极绝缘膜中。PID在栅极绝缘膜与半导体基板之间的界面处或在栅极绝缘膜中形成缺陷或载流子俘获能级，这导致HEMT的阈值电压的变化。

为了避免PID的影响，例如，已经提出了如下专利文献1中描述的技术。为了保护保护目标MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor:MOSFET)免受PID的影响，专利文献1描述了提供其中伪天线耦接到栅电极的保护MOSFET。

引用列表

专利文献

专利文献1：日本未经审查专利申请公开第2018-64008号

发明内容

然而，因为上述专利文献1中描述的技术是与MOSFET相关的技术，所以需要一种抑制HEMT中的PID的影响的技术。

根据本技术的一个实施方式，提供了第一半导体装置，包括：半导体基板；沟道层，形成在半导体基板上并且包括第一化合物半导体；势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；栅电极，经由栅极绝缘膜设置在所述势垒层上；源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；基板开口，贯通沟道层并且暴露半导体基板；绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；配线层，设置在绝缘膜上，并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的活性化区域中。

根据本公开的一个实施方式，提供了第二半导体装置，包括：半导体基板；沟道层，形成在半导体基板上并且包括第一化合物半导体；势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；栅电极，经由栅极绝缘膜设置在所述势垒层上；源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；基板开口，贯通沟道层并且暴露半导体基板；绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；以及低电阻区域，该低电阻区域设置在半导体基板的设置有基板开口的一侧的表面附近，并且该低电阻区域的电阻率低于半导体基板的任何其他部分的电阻率，其中，半导体基板的低电阻区域的至少一部分在基板开口中暴露出来。

根据本公开的一个实施方式，提供了具有半导体装置的通信模块。半导体装置包括：半导体基板；沟道层，形成在半导体基板上并且包括第一化合物半导体；势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；栅电极，经由栅极绝缘膜设置在所述势垒层上；源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；基板开口，贯通沟道层并且暴露半导体基板；绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；以及配线层，设置在绝缘膜上，并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的活性化区域中。

根据本公开的一个实施方式，提供了半导体装置的制造方法，包括：用第一化合物半导体在半导体基板上形成沟道层的膜；用不同于所述第一化合物半导体的第二化合物半导体在沟道层上形成势垒层的膜；在沟道层上形成源电极和漏电极；经由栅极绝缘膜在所述源电极与所述漏电极之间的势垒层上形成栅电极；在活性化区域的设置有栅电极、源电极和漏电极的部分处形成基板开口，其中，该基板开口贯通沟道层；从栅电极、源电极和漏电极的上部到基板开口的内侧形成绝缘膜的膜；在经由基板开口暴露半导体基板的同时在绝缘膜上形成开口，其中该开口暴露栅电极、源电极和漏电极中的一个；以及在绝缘膜上形成配线层，其中，配线层经由形成在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个。

附图说明

[图1]是示意性地示出根据本公开的半导体装置的堆叠结构的垂直截面图。

[图2A]是示出根据比较例的在半导体装置上进行等离子体处理时电荷的行为的示意性垂直截面图。

[图2B]是示出根据本实施方式的在半导体装置上进行等离子体处理时电荷的行为的示意性垂直截面图。

[图3]是示意性地示出根据第一变形例的半导体装置的堆叠结构的垂直截面图。

[图4]是示意性地示出根据第二变形例的半导体装置的堆叠结构的垂直截面图。

[图5]是示意性地示出根据第三变形例的半导体装置的堆叠结构的垂直截面图。

[图6A]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6B]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6C]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6D]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6E]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6F]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6G]是示出了根据实施方式的制造半导体装置的方法的步骤的示意性垂直截面图。

[图6H]是用于描述从根据实施方式的半导体装置制造根据第二变形例的半导体装置的过程的示意性垂直截面图。

[图7A]是用于描述制造根据第三变形例的半导体装置的步骤的示意性平面图。

[图7B]是示出了沿着图7A所示的线B-B'截取的截面配置的示意图。

[图8A]是用于描述制造根据第三变形例的半导体装置的步骤的示意性平面图。

[图8B]是示出了沿着图8A所示的线B-B'截取的截面配置的示意图。

[图9]是用于描述应用根据实施方式的半导体装置的通信模块的示意性立体图。

具体实施方式

在下文中，将参考附图对本公开的优选实施方式进行详细描述。

应注意，在本说明和附图中，具有大体上相同的功能结构的部件用相同的参考标号表示以省略任何重复描述。

应注意，在下面的描述中要参考的每个附图中，为了描述的目的，有时可能夸大一些部件的尺寸。因而，在每个附图中所示的部件的相对尺寸不一定表示实际部件之间的精确的大小关系。此外，在以下描述中，基板和层的堆叠方向表示为垂直方向，并且层堆叠在基板等上的方向表示为上方向。

应当注意，按照下列顺序进行描述。

1.结构

2.效果

3.变形例

3.1第一变形例

3.2第二变形例

3.3第三变形例

4.制造方法

4.1根据实施方式等的半导体装置的制造方法

4.2根据第三变形例的半导体装置的制造方法

5.应用例

<1.结构>

首先，参考图1，将对根据本公开的实施方式的半导体装置的结构例进行说明。图1是示意性地示出根据本实施方式的半导体装置的堆叠结构的垂直截面图。

如图1所示，半导体装置100包括半导体基板111、沟道层112、势垒层113、栅极绝缘膜131、栅电极132、栅极配线层133、第一绝缘膜121、第二绝缘膜122、第三绝缘膜123，源极接触层141S、源电极142S、源极配线层143S、漏极接触层141D、漏电极142D和漏极配线层143D。即，半导体装置100是所谓的高电子迁移率晶体管(HEMT)。

在由元件分离区域限定的活性化区域中提供上述各配置。元件分离区域例如是通过将硼(B)引入到沟道层112和势垒层113中获得的高电阻区域。因此，半导体装置100的沟道不是形成在元件分离区域中，而是仅形成在活性化区域中。因而，半导体装置100通过元件分离区域与任何其他半导体装置等电绝缘。

注意，在下文中，在不将源极接触层141S和漏极接触层141D中的每一个彼此区分开的情况下，它们也被统称为接触层141。另外，在不将栅极配线层133、源极配线层143S和漏极配线层143D彼此区分开的情况下，它们也统称为配线层143。

半导体基板111是半导体装置100的各个部件的支撑件。半导体基板111可以是例如硅基板。更具体地，为了应对噪声，半导体基板111可以是具有高电阻率的硅基板，使得硅基板具有1000Ω·cm以上的电阻率。

尽管图1中未示出，但缓冲层可以设置在半导体基板111与沟道层112之间。缓冲层是一种层，其调整半导体基板111的晶格常数与沟道层112的晶格常数之间的失配，从而改善沟道层112的结晶状态。缓冲层也是抑制沟道层112形成之后半导体基板111的翘曲的层。具体地，可以通过外延生长具有一晶格常数的化合物半导体来形成缓冲层，该晶格常数接近形成沟道层112的第一化合物半导体的晶格常数。例如，在半导体基板111包括硅并且沟道层112包括GaN的情况下，缓冲层可以包括AlN、AlGaN或GaN。

沟道层112包括第一化合物半导体，并且设置在半导体基板111上。沟道层112由于相对于势垒层113的极化电荷量的差而可以在与势垒层113的界面处蓄积电子。由此，沟道层112可以在与势垒层113的界面处形成用作晶体管的沟道的二维电子气114。具体地，可以通过氮化物半导体形成沟道层112。例如，可以将沟道层112形成为Al

势垒层113包括不同于第一化合物半导体的第二化合物半导体，并且设置在沟道层112上。由于相对于沟道层112的极化电荷量的差异，势垒层113使电子蓄积在沟道层112的表面处。具体地，可以通过与沟道层112的氮化物半导体不同的氮化物半导体来形成势垒层113。例如，可以将势垒层113形成为Al

此外，势垒层113可包含不添加杂质(即，未掺杂)的Al

栅极绝缘膜131包括具有绝缘特性的电介质，并且设置在势垒层113上。具体地，栅极绝缘膜131设置在活性化区域的一区域(该区域是除了设置有源电极142S或漏电极142D的区域之外的区域)中的势垒层113上。例如，可以利用高介电材料(诸如，HfO

栅电极132包括导电材料，并且经由栅极绝缘膜131设置在势垒层113上。具体地，栅电极132设置在与活性化区域交叉的区域中，在活性化区域中形成作为沟道的二维电子气114。由此，栅电极132可以基于所施加的电压来控制作为沟道的二维电子气114的电阻。例如，可以通过从栅极绝缘膜131侧依次堆叠镍(Ni)和金(Au)来形成栅电极132。

即，在半导体装置100中，形成MIS栅结构，其中栅电极132经由栅极绝缘膜131设置在势垒层113上。根据MIS栅极结构，半导体装置100可以进一步减少漏电流。

源电极142S和漏电极142D均设置在势垒层113上，栅电极132介于源电极142S与漏电极142D之间。源电极142S经由设置在源电极142S下方的源极接触层141S电耦接至形成在沟道层112处的二维电子气114。另外，漏电极142D经由设置在漏电极142D下方的漏极接触层141D电耦接至形成于沟道层112处的二维电子气114。例如，通过从源极接触层141S侧或从漏极接触层141D侧顺序地堆叠钛(Ti)、铝(Al)、镍(Ni)和金(Au)，可以形成源电极142S和漏电极142D。

接触层141(即，源极接触层141S和漏极接触层141D)包括其中引入导电类型杂质的化合物半导体。接触层141设置在源电极142S和漏电极142D中的每一个的下方，以贯通势垒层113并到达沟道层112。

具体地，因为接触层141使用与沟道层112相同的化合物半导体或相对于沟道层112具有小的带隙的化合物半导体形成，因此与沟道层112的二维电子气114的接触电阻低。另外，因为导电类型杂质以高浓度被引入到接触层141中，所以与源电极142S和漏电极142D的接触电阻变低。因而，接触层141可以减少源电极142S和漏电极142D与二维电子气114之间的接触电阻。

例如，可以使用其中引入了n型杂质的氮化物半导体来形成接触层141。更具体地，可以通过向Al

第一绝缘膜121包括绝缘材料，并且设置在栅极绝缘膜131上。第二绝缘膜122包括绝缘材料，并且设置在第一绝缘膜121上。具体地，从栅电极132、源电极142S和漏电极142D的上部到基板开口151的内侧设置第二绝缘膜122。第二绝缘膜122可以设置在基板开口151的内侧的侧表面和底面的一部分上，或者可以设置在基板开口151的内侧的侧表面的一部分上。

第一绝缘膜121和第二绝缘膜122设置在栅电极132之间，源电极142S、漏电极142D和配线层143(即，栅极配线层133、源极配线层143S和漏极配线层143D)之间，使得栅电极132、源电极142S和漏电极142D通过预定开口电耦接至配线层143。

例如，第一绝缘膜121和第二绝缘膜122可以形成为绝缘材料(诸如，SiO

配线层143(即，栅极配线层133、源极配线层143S和漏极配线层143D)包括导电材料，并且布置在第二绝缘膜122上。例如，可以通过从第二绝缘膜122侧依次堆叠钛(Ti)、铂(Pt)和金(Au)来形成配线层143。

第三绝缘膜123包括绝缘材料，并且设置在配线层143上。具体地，第三绝缘膜123全部形成在半导体基板111上，并且用作保护作为下层的配线层143的保护膜。例如，可以将第三绝缘膜123形成为SiN的单层膜。

在此，在根据本实施方式的半导体装置100中，在活性化区域(该活性化区域中设置有半导体装置100的各个部件)中设置有贯通沟道层112并且暴露半导体基板111的基板开口151。然而，基板开口151的至少一部分可以形成在活性化区域中，并且不是所有的基板开口151都可以形成在活性化区域中。即，基板开口151的一部分可以形成在元件分离区域中。

设置基板开口151以在等离子体处理期间暴露半导体基板111，从而允许等离子体中的电荷逃逸到半导体基板111。在半导体装置100中，通过设置基板开口151可以抑制等离子体处理时的栅电极132、源电极142S、漏电极142D的电荷的蓄积。因而，在半导体装置100中，可以抑制在电极中的每一个处蓄积的电荷作为电流流入栅极绝缘膜131，从而可以抑制制造过程期间的等离子体处理中的PID的产生。

例如，先在基板开口151中从栅电极132、源电极142S和漏电极142D的上部到基板开口151的内侧和底面形成第二绝缘膜122。接下来，等离子体处理在第二绝缘膜122上形成暴露栅电极132、源电极142S和漏电极142D的部分的开口。此时，去除基板开口151的底面处的第二绝缘膜122的至少一部分，使得半导体基板111暴露。因此，可以允许在等离子体处理中产生的电荷逃逸至基板开口151内部的暴露的半导体基板111，并且可以抑制半导体装置100中PID的产生。

注意，在产生PID的等离子体处理期间，基板开口151暴露半导体基板111就足够了。因此，可以在等离子体处理之后在基板开口151的内侧形成配线层、绝缘膜等。具体地，基板开口151能够在蚀刻处理(在该蚀刻处理期间，在第二绝缘膜122上形成开口)期间暴露半导体基板111，以在栅电极132、源电极142S和漏电极142D与配线层143之间形成电连接就足够了。因此，在后续处理中形成的源极配线层143S和第三绝缘膜123可以形成在基板开口151的内侧。

基板开口151的至少一部分设置在活性化区域中就足够了。更具体地，基板开口151优选相对于栅电极132设置在源电极142S侧的活性化区域中。在晶体管中，接地侧上的端子用作源极并且电源侧上的端子用作漏极。因此，通过在源电极142S侧设置基板开口151，可以更容易地使电荷逃逸到作为接地的半导体基板111。

在基板开口151设置在源电极142S侧的活性化区域中的情况下，基板开口151可以被设置成分割源电极142S。具体地，基板开口151可以被设置成在与布置源电极142S和漏电极142D的方向正交的方向上延伸，并且由此可以将源电极142S分成多个。如此被分割的源电极142S可以通过例如源极配线层143S电耦接。在HEMT中，源电极142S在源电极142S的栅电极132侧的侧表面处电耦接至用作沟道的二维电子气114。因而，在HEMT中，源电极142S的平面面积的大小较少地影响源电极142S与二维电子气114之间的接触电阻。由此可知，在半导体装置100中，在源电极142S侧的活性化区域中，可以使分割源电极142S的大区域作为基板开口151。

<2.效果>

接下来，参考图2A和图2B，将描述通过半导体装置100中的基板开口151抑制PID的作用机制和效果。图2A是示出根据比较例的在半导体装置上进行等离子体处理时电荷的行为的示意性垂直截面图。图2B是示出根据本实施方式的在半导体装置100上进行等离子体处理时电荷的行为的示意性垂直截面图。注意，根据比较例的半导体装置与根据本实施方式的半导体装置100的不同之处仅在于没有设置基板开口151。

如图2A所示，在根据比较例的半导体装置中，在使用抗蚀剂层191作为掩模来蚀刻第二绝缘膜122的过程中，势垒层113上的栅电极132、源电极142S和漏电极142D处于浮置状态。因而，栅电极132、源电极142S及漏电极142D在蚀刻等等离子体处理中暴露于等离子体时蓄积电荷。由此可知，因蓄积电荷量的差而产生的电场使通过栅极绝缘膜131的大电流从源电极142S和漏电极142D流向栅电极132。因此，栅极绝缘膜131中出现缺陷等，这导致控制半导体装置的沟道的导通和截止的阈值电压发生变化，并且因此可能导致操作故障的产生。

相反，如图2B所示，在根据本实施方式的半导体装置100中，在将抗蚀剂层191用作掩模来蚀刻第二绝缘膜122的过程中，通过基板开口151暴露半导体基板111。具体地，在蚀刻第二绝缘膜122的过程中，除了栅电极132、源电极142S和漏电极142D上的第二绝缘膜122之外，基板开口151内侧的第二绝缘膜122同样被蚀刻。这暴露半导体基板111，使得在蚀刻期间由等离子体引起的大部分电荷通过暴露的半导体基板111而逃逸到地面。因此，半导体装置100可以抑制蚀刻等等离子体处理时在栅电极132、源电极142S、漏电极142D中的每一个处的电荷的蓄积，并且可以抑制在栅极绝缘膜131中产生PID。

为了更有效地抑制在栅电极132、源电极142S和漏电极142D处的电荷的蓄积，优选在将栅电极132、源电极142S和漏电极142D暴露于等离子体之前暴露半导体基板111。例如，通过使基板开口151的内侧的第二绝缘膜122的厚度比栅电极132、源电极142S和漏电极142D上的第二绝缘膜122的厚度薄，可以在蚀刻期间更快地暴露半导体基板111。可替换地，也可以在对栅电极132、源电极142S和漏电极142D上的第二绝缘膜122进行蚀刻的处理之前，通过对基板开口151的内侧的第二绝缘膜122进行蚀刻，可以提前暴露半导体基板111。

<3.变形例>

接着，将参考图3至图4描述根据本实施方式的半导体装置100的变形例。图3是示意性地示出根据第一变形例的半导体装置101的堆叠结构的垂直截面图。图4是示意性地示出根据本实施方式的半导体装置102的堆叠结构的垂直截面图。

(3.1第一变形例)

如图3所示，根据第一变形例的半导体装置101与图1所示的半导体装置100的不同之处在于，基板开口151的内侧没有形成源极配线层143S，并且暴露半导体基板111。

在半导体装置101中，每个源电极142S通过未示出的源极配线层143S电耦接。具体地，每个源电极142S可以通过在第二绝缘膜122上形成的未示出的源极配线层143S电耦接，以绕过基板开口151。

在根据第一变形例的半导体装置101中，在通过基板开口151暴露半导体基板111之后，保持暴露半导体基板111。这使得即使在第二绝缘膜122的蚀刻处理之后的等离子体处理中，也能够通过半导体装置101中暴露的半导体基板111而使电荷逃逸到半导体基板111。即使在这种配置的半导体装置101中，也可以与图1所示的半导体装置100类似地抑制在等离子体处理中PID的产生。

(3.2第二变形例)

如图4所示，根据第二变形例的半导体装置102与图1所示的半导体装置100的不同之处在于，半导体装置102包括导体层161，该导体层161从位于与设置有基板开口151的一侧的相对侧的表面电耦接至源极配线层143S。

具体地，半导体装置102包括：开口162，该开口贯通半导体基板111以从位于设置有基板开口151的一侧的相对侧的表面暴露源极配线层143S(该源极配线层设置在基板开口151的内侧)；以及导体层161，该导体层沿着半导体基板111的位于设置有基板开口151的一侧的相对侧的表面设置在开口162的内侧。

导体层161包括导电材料。具体地，可以通过从第二绝缘膜122侧依次堆叠钛(Ti)、铂(Pt)和金(Au)来形成导体层161。

导体层161例如是用于将半导体装置102接地的接地电极。通常使用例如引线接合来执行用于功率放大器等的HEMT的接地(地)。然而，引线接合的引线长度约为几百微米；因此，在HEMT用作用于高频(诸如，毫米波段)的高频应用晶体管的情况下，由于导线的寄生电感引起的增益减小变得显著。

在根据第二变形例的半导体装置102中，可以通过贯通半导体基板111的开口162将源极配线层143S和用作接地电极的导体层161彼此电耦接。由此，可以使半导体装置102以低电阻接地，而不会路由导线或配线。

此外，在根据第二变形例的半导体装置102中，源极配线层143S通过设置成贯通沟道层112的基板开口151而形成在半导体基板111上。因此，可以通过仅贯通半导体基板111而形成开口162，该开口162从位于设置有基板开口151的一侧的相对侧的表面暴露源极配线层143S。

如果没有形成贯通沟道层112的基板开口151，开口162形成为贯通半导体基板111和沟道层112，该开口使源极配线层143S从位于设置有沟道层112的一侧的相对侧上的表面暴露。在这种情况下，由于蚀刻装置和蚀刻气体在包含硅等的半导体基板111与包含AlGaInN基化合物的沟道层112之间不同，因此半导体装置102的制造过程变得复杂，并且制造效率降低。另外，由于半导体基板111与沟道层112的界面附近的作业性降低，因此引起界面附近的导体层161的缺陷形成的可能性增加。

在根据第二变形例的半导体装置102中，通过仅贯通半导体基板111而形成开口162。由此可知，可以以更高的可靠性并且以更简单的处理电耦接源极配线层143S和导体层161。

在根据第二变形例的半导体装置102中，导体层161允许以更高的可靠性使较低的电感接地。

(3.3第三变形例)

如图5所示，根据第三变形例的半导体装置103与图1所示的半导体装置100的不同之处在于，低电阻区域111L设置在半导体基板111上，并且低电阻区域111L通过基板开口151暴露。

基板开口151除了相对于栅电极132设置在源电极142S侧的区域之外还可以设置在漏电极142D侧的区域中(图5)。通过增加基板开口151的数量，可以使电荷容易逃逸到充当地的半导体基板111。虽然省略了示意图，但是基板开口151可以仅设置在源电极142S侧的区域和漏电极142D侧的区域中的一个区域中。在半导体装置103中，例如，基板开口151布置在元件分离区域(场部分)中。与半导体装置100一样，基板开口151的至少一部分可以设置在活性化区域中。虽然省略了示意图，但是配线层143可以不设置在半导体装置103中。

低电阻区域111L设置在半导体基板111的设置有基板开口151的表面附近。低电阻区域111L例如选择性地布置在对应于基板开口151的区域中，并且在平行于基板开口151的延伸方向的方向上延伸。在基板开口151中，低电阻区域111L的至少一部分被暴露。低电阻区域111L的宽度(即，在与低电阻区域111L的延伸方向正交的方向上的尺寸)优选大于基板开口151的宽度，并且低电阻区域111L优选暴露在基板开口151的整个底面上。低电阻区域111L可以暴露在基板开口151的底面的一部分上。低电阻区域111L可以设置在活性化区域或元件分离区域中。例如，也可以在划线的附近设置低电阻区域111L(参见稍后描述的图7B和图8B)。

低电阻区域111L是具有比半导体基板111的任何其他部分的电阻率低的电阻率的区域。例如，低电阻区域111L具有小于1000Ω·cm的电阻率。低电阻区域111L的电阻率例如为0.001Ω·cm至100Ω·cm。低电阻区域111L使用例如离子注入来形成，并且具有比半导体基板111的任何其他部分的P型杂质或N型杂质的杂质浓度高的杂质浓度。

在根据第三变形例的半导体装置103中，在蚀刻第二绝缘膜122的过程中，在蚀刻期间由等离子体产生的电荷容易经由低电阻区域111L扩散到半导体基板111的整个表面。因此，由于半导体基板111的低电阻区域111L，半导体装置103可以比图1所示的半导体装置100更有效地抑制等离子体处理中PID的产生。

<4.制造方法>

(4.1根据实施方式的半导体装置的制造方法等)

接下来，参考图6A至图6H，将描述制造根据本实施方式的半导体装置100的方法和根据第二变形例的半导体装置102的方法。图6A至图6G是示出了根据本实施方式的制造半导体装置100的方法的各个步骤的示意性垂直截面图。此外，图6H是用于描述由半导体装置100制造根据第二变形例的半导体装置102的过程的示意性垂直截面图。

首先，如图6A所示，在半导体基板111上形成沟道层112和势垒层113。此后，源电极142S和漏电极142D形成在势垒层113上。形成栅极绝缘膜131和第一绝缘膜121，接着形成栅电极132。

具体地，通过在包含硅并且具有1000Ω·cm或更大的电阻率的半导体基板111上外延生长GaN来形成沟道层112。随后，AlInN在沟道层112上外延生长以形成势垒层113。此后，将图案化的抗蚀剂用作掩模进行湿法蚀刻或干法蚀刻，以形成贯通势垒层113并且部分地挖去沟道层112的开口。

接下来，在由此形成的开口内部的沟道层112上形成接触层141。此时，也可以以与沟道层112类似的方式通过外延生长GaN来形成接触层141。接触层141的外延生长也被称为晶体再生长。通过在晶体再生长期间加入诸如Si或Ge的n型杂质，接触层141可形成为包含n型杂质。可替换地，通过对晶体再生长之后的Si或Ge等n型杂质进行离子注入，接触层141可以形成为包含n型杂质。要引入接触层141的n型杂质的浓度可以是例如1×10

随后，Ti、Al、Ni和Au依次堆叠在每个接触层141上以形成源电极142S和漏电极142D。

此后，虽然未示出，但是在半导体装置100周围形成元件分离区域，以使半导体装置100与另一半导体装置等电绝缘。例如，可以通过离子注入将硼(B)加入到势垒层113和沟道层112中以增加势垒层113和沟道层112的电阻率来形成元件分离区域。

接下来，在源电极142S、漏电极142D和势垒层113上依次均匀地形成栅极绝缘膜131和第一绝缘膜121。可以由诸如HfO

接下来，如图6B所示，在第一绝缘膜121上形成抗蚀剂层192。抗蚀剂层192被图案化为打开对应基板开口151的区域。此后，如图6C所示，将抗蚀剂层192用作掩模，通过使用CF

随后，如图6D所示，第二绝缘膜122均匀地形成在第一绝缘膜121、源电极142S、漏电极142D、及栅电极132上。此时，第二绝缘膜122也沿着基板开口151的内侧形成在半导体基板111上。可以通过SiO

此后，如图6E所示，蚀刻基板开口151的内侧和源电极142S、漏电极142D和栅电极132上的第二绝缘膜122。具体地，通过执行使用CF

为了使电荷能够经由基板开口151逃逸到半导体基板111，重要的是在蚀刻处理中在暴露源电极142S、漏电极142D和栅电极132之前暴露半导体基板111。

因此，在基板开口151的内侧的第二绝缘膜122可以形成为比源电极142S、漏电极142D和栅电极132上的第二绝缘膜122薄。可替换地，通过控制其材料或堆叠结构，在基板开口151的内侧的第二绝缘膜122可以形成为允许蚀刻比源电极142S、漏电极142D和栅电极132上的第二绝缘膜122进行得更快。可替换地，在基板开口151的内侧的第二绝缘膜122可以形成为允许蚀刻借助于微负载效应而比源电极142S、漏电极142D和栅电极132上的第二绝缘膜122进行得更快。

在图6E中，同时去除基板开口151的内侧及源电极142S、漏电极142D和栅电极132上的第二绝缘膜122，但是根据本公开的技术不限于上述实例。例如，可以首先去除基板开口151的内侧及源电极142S和漏电极142D上的第二绝缘膜122，之后可以去除栅电极132上的第二绝缘膜122。可替换地，可以去除基板开口151的内侧及栅电极132上的第二绝缘膜122，之后可以去除源电极142S和漏电极142D上的第二绝缘膜122。

接下来，如图6F所示，源极配线层143S、漏极配线层143D和栅极配线层133分别形成在源电极142S、漏电极142D和栅电极132上。具体地，在图6E所示的过程中，Ti、Pt和Au依次堆叠在形成于第二绝缘膜122上的开口上，从而形成源极配线层143S、漏极配线层143D和栅极配线层133。此时，源极配线层143S也可形成在基板开口151的内侧，以电耦接被基板开口151分割的源电极142S。

随后，如图6G所示，在源极配线层143S、漏极配线层143D和栅极配线层133上形成第三绝缘膜123。

具体地，在源极配线层143S、漏极配线层143D和栅极配线层133上通过SiN形成第三绝缘膜123。此后，通过使用CF

通过上述过程，可以制造根据本实施方式的半导体装置100。根据这种制造方法，可以抑制半导体装置100中PID的产生。

此外，如图6H所示，通过在半导体装置100中设置贯通半导体基板111的开口162并且沿着开口162形成导体层161，可以制造根据第二变形例的半导体装置102。

具体地，从位于设置有基板开口151的一侧的相对侧的表面蚀刻半导体基板111，从而形成贯通半导体基板111并且暴露源极配线层143S的开口162。随后，Ti、Pt及Au依次沿着半导体基板111的位于其上设置基板开口151的一侧的相对侧的表面堆叠在开口162的内侧；因此，可以形成电耦接至源极配线层143S的导体层161。

通过上述过程，可以从根据本实施方式的半导体装置100制造根据第二变形例的半导体装置102。

(4.2.根据第三变形例的半导体装置的制造方法)

接下来，参考图7A至图8B，将描述根据第三变形例的半导体装置103的制造方法。图7A和图8A是用于描述制造根据第三变形例的半导体装置103的方法的各个步骤的示意性平面图。图7B示出了沿着图7A所示的线B-B'截取的截面配置，以及图8B示出了沿着图8A所示的线B-B'截取的截面配置。注意，图7A至图8B示出划线过程之前的晶圆W。通过沿着划线(后面描述的图7B和图8B中的划线SL)切割晶圆W形成半导体装置103。

首先，如图7A和图7B所示，在半导体基板111的一个表面附近形成低电阻区域111L。低电阻区域111L优选形成为分散在整个半导体基板111中，并且例如形成为网格形状。通过像这样形成低电阻区域111L以便分散在整个半导体基板111上，在蚀刻第二绝缘膜122的后一步骤中蚀刻过程中由等离子体产生的电荷容易通过低电阻区域111L扩散到半导体基板111的整个表面。低电阻区域111L选择性地形成在例如基板开口151的形成预定区域151R和划线SL的形成预定区域SL中。例如，通过对半导体基板111进行离子注入而形成低电阻区域111L。可以根据低电阻区域111L的导电类型来选择用于离子注入的离子种类，并且其实例包括磷(P)、砷(As)和硼(B)。低电阻区域111L可以通过诸如扩散方法的方法来形成。注意，在图7A和图8A中，未示出基板开口151的形成预定区域151R。

如图8A和图8B所示，在形成低电阻区域111L之后，沟道层112和势垒层113按该顺序形成在半导体基板111的整个表面上，即，形成有低电阻区域111L的一侧。使用例如如上所述的外延生长形成沟道层112和势垒层113。可以通过与参考图6A至图6G描述的步骤类似的后续步骤来制造半导体装置103。

<5.应用例>

接下来，参考图9，将描述应用根据本实施方式的半导体装置100的通信模块。图9是用于描述应用根据本实施方式的半导体装置100的通信模块的示意性立体图。

如图9所示，通信模块1可以包括例如边缘天线20、驱动器31、相位调整电路32、开关10、低噪声放大器41、带通滤波器42和功率放大器43。

通信模块1是天线一体化模块，其中，阵列状的边缘天线20和包括开关10、低噪声放大器41、带通滤波器42以及功率放大器43的前端部件一体地安装成一个模块。通信模块1可以用作例如通信设备(诸如，移动电话或智能电话)的通信模块，或者用作用于IoT(物联网)的通信设备的通信模块。

例如，通过根据本实施方式的半导体装置100，可以配置构成通信模块1中包括的各个开关10、低噪声放大器41和功率放大器43的晶体管中的每一个。根据本实施方式的半导体装置100，可以形成具有低损耗和低失真的开关或放大器。由此可知，可以提高通信模块1的信号的质量。

上面已参考附图详细描述本公开的优选实施方式，但本公开的技术范围不限于这样的实施方式。显然在所附权利要求中描述的技术构思范围中，不同的变更和修改可由本公开领域的技术人员想到，并且应当理解，其变更和修改将会自然地归入本公开的技术范围内。

此外，本文中描述的效果仅是说明性的和示例性的，而不是限制性的。即，除了上述效果之外或者代替上述效果，从本文的描述中，根据本公开的技术可以发挥对本领域的技术人员显而易见的其他效果。

注意，本公开的技术范围还包括以下配置。

(1)

一种半导体装置，包括：

半导体基板；

沟道层，形成在半导体基板上并且包括第一化合物半导体；

势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；

栅电极，经由栅极绝缘膜设置在势垒层上；

源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；

基板开口，贯穿沟道层并且暴露半导体基板；

绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；以及

配线层，设置在绝缘膜上，并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，

基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的活性化区域中。

(2)

根据(1)所述的半导体装置，其中，从栅电极、源电极和漏电极的上部到基板开口的底面的一部分设置绝缘膜。

(3)

根据(1)或(2)所述的半导体装置，其中，基板开口相对于栅电极形成在位于源电极侧的活性化区域中。

(4)

根据(3)所述的半导体装置，其中，

源电极被基板开口分割，并且

所分割的源电极通过形成在基板开口的内侧的配线层电耦接。

(5)

根据(4)所述的半导体装置，还包括导体层，该导体层沿着开口设置并且电耦接至形成在基板开口的内侧的配线层，开口从位于设置有基板开口的一侧的相对侧的表面贯通半导体基板。

(6)

根据(1)至(5)中任一项所述的半导体装置，还包括接触层，该接触层贯通势垒层设置在源电极和漏电极中的每一个与沟道层之间。

(7)

根据(1)至(6)中任一项所述的半导体装置，其中，半导体基板具有1000Ω·cm或更大的电阻率。

(8)

根据(1)至(7)中任一项所述的半导体装置，其中，第一化合物半导体和第二化合物半导体是Al

(9)

根据(1)至(8)中的任一项所述的半导体装置，其中，栅极绝缘膜的介电常数高于绝缘膜的介电常数。

(10)

根据(1)至(9)中任一项所述的半导体装置，其中，

半导体基板在半导体基板的设置有基板开口的一侧的表面附近具有低电阻区域，低电阻区域的电阻率低于半导体基板的任何其他部分的电阻率，并且

半导体基板的低电阻区域的至少一部分暴露在基板开口中。

(11)

根据(1)至(10)中任一项所述的半导体装置，其中，低电阻区域的电阻率小于1000Ω·cm。

(12)

一种半导体装置，包括：

半导体基板；

沟道层，形成在半导体基板上并且包括第一化合物半导体；

势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；

栅电极，经由栅极绝缘膜设置在势垒层上；

源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；

基板开口，贯穿沟道层并且暴露半导体基板；

绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置绝缘膜；以及

低电阻区域，设置在半导体基板的设置有基板开口的一侧的表面附近，且低电阻区域的电阻率低于半导体基板的任何其他部分的电阻率，其中，

半导体基板的低电阻区域的至少一部分暴露在基板开口中。

(13)

一种具有半导体装置的通信模块，该半导体装置包括：

半导体基板；

沟道层，形成在半导体基板上并且包括第一化合物半导体；

势垒层，形成在沟道层上并且包括与第一化合物半导体不同的第二化合物半导体；

栅电极，经由栅极绝缘膜设置在势垒层上；

源电极和漏电极，设置在沟道层上且栅电极介于源电极与漏电极之间；

基板开口，贯通沟道层并且暴露半导体基板；

绝缘膜，从栅电极、源电极和漏电极的上部到基板开口的内侧设置该绝缘膜；以及

配线层，设置在绝缘膜上，并且经由设置在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个，其中，

基板开口的至少一部分形成在设置有栅电极、源电极和漏电极的激活区域中。

(14)

一种半导体装置的制造方法，包括：

用第一化合物半导体在半导体基板上形成沟道层的膜；

用不同于第一化合物半导体的第二化合物半导体在沟道层上形成势垒层的膜；

在沟道层上形成源电极和漏电极；

经由栅极绝缘膜在源电极与漏电极之间的势垒层上形成栅电极；

在活性化区域的设置有栅电极、源电极和漏电极的部分处形成基板开口，该基板开口贯通沟道层；

从栅电极、源电极和漏电极的上部到基板开口的内侧形成绝缘膜的膜；

在经由基板开口暴露半导体基板的同时在绝缘膜上形成开口，该开口暴露栅电极、源电极和漏电极中的一个；以及

在绝缘膜上形成配线层，配线层经由形成在绝缘膜上的开口电耦接至栅电极、源电极和漏电极中的一个。

(15)

根据权利要求13所述的半导体装置的制造方法，还包括：通过离子注入，在半导体基板的一个表面附近形成低电阻区域，该低电阻区域的电阻率低于半导体基板的任何其他部分的电阻率，其中，

在形成基板开口时，暴露低电阻区域的至少一部分。

本申请要求于2018年10月31日向日本专利局提交的日本优先权专利申请JP2018-204939的权益，其全部内容通过引证结合于此。

本领域技术人员应理解，只要在所附权利要求或其等同物的范围内，根据设计需求和其他因素可以做出各种变形、组合、子组合以及更改。