一种阵列基板及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种阵列基板及显示面板

背景技术

随着显示技术的发展，液晶显示装置的应用越来越广泛，且显示效果不断地得到改善。一般而言，在液晶显示装置中，施加在液晶分子上的电压差的极性必须每隔一段时间进行反转，用以避免液晶材料由于产生极化而造成永久性的破坏，也用以避免图像残存效应。

在对现有技术的研究和实践过程中，本申请的发明人发现，在列反转来实现点反转的方案中，由于同一列中的奇数行的薄膜晶体管和偶数行的薄膜晶体管的朝向不一致，如此在制作薄膜晶体管的过程中，当薄膜晶体管的源极和漏极与正常对位相比向左偏或者向右偏时，会出现奇数行的薄膜晶体管的源极和漏极与栅极的交叠面积与偶数行的薄膜晶体管的源极和漏极与栅极的交叠面积不相等，从而使得奇数行的薄膜晶体管的源极与栅极形成的交叠电容Cgs1与偶数行的薄膜晶体管的源极与栅极形成的交叠电容Cgs2差距较大，进一步导致Cgs1的馈通电压(Feedthrough voltage)与Cgs2的馈通电压不相等，进而使得两个像素的像素电压相差较大，而使得两个像素的显示亮度不同，降低显示品质。

发明内容

本申请实施例提供一种阵列基板及其显示面板，以解决通过列反转来实现点反转的方式中因薄膜晶体管对位发生问题时而影响显示品质的技术问题。

本申请实施例提供一种阵列基板，包括：

多条扫描线，所述扫描线沿着第一方向延伸；

多条数据线，所述多条数据线与所述多条扫描线交叉设置以形成呈阵列排布的多个像素区域；以及

多个像素单元，一所述像素单元位于一所述像素区域内，且分别与一所述数据线和一所述扫描线对应；

一所述像素单元包括驱动薄膜晶体管和与所述驱动薄膜晶体管的源极电性连接的像素电极；在所述多个像素区域的第二方向上，在至少一列所述像素区域中，任意两个相邻的所述驱动薄膜晶体管均位于同一列的所述像素电极的同一侧，所述第二方向与所述第一方向相交。

可选的，在本申请的一些实施例中，所述多条数据线包括多条第一数据线和多条第二数据线，所述第一数据线和所述第二数据线沿着第一方向交替设置；

在奇数列的像素区域中，所述第一数据线连接于偶数行的所述驱动薄膜晶体管，所述第二数据线连接于奇数行的所述驱动薄膜晶体管；

在偶数列的像素区域中，所述第一数据线连接于奇数行的所述驱动薄膜晶体管，所述第二数据线连接于偶数行的所述驱动薄膜晶体管。

可选的，在本申请的一些实施例中，同一列的像素区域中，多个所述像素单元包括多个第一像素单元和多个第二像素单元，所述第一像素单元和所述第二像素单元沿着所述第二方向交替设置；

所述第一像素单元的驱动薄膜晶体管的漏极与一所述数据线电性连接，且沿所述第一方向朝向远离所述数据线的方向延伸；所述第二像素单元的驱动薄膜晶体管的漏极与另一数据线电性连接，且沿所述第一方向朝向远离所述另一数据线的方向延伸；

所述第一像素单元的漏极和所述第二像素单元的漏极平行设置。

可选的，在本申请的一些实施例中，所述第一像素单元的驱动薄膜晶体管的源极沿所述第一方向延伸至所述第一像素单元的像素电极远离所述数据线的一侧；所述第二像素单元的驱动薄膜晶体管的源极沿所述第一方向延伸至所述第二像素单元的像素电极远离所述另一数据线的一侧；

所述第一像素单元的源极和所述第二像素单元的源极平行设置。

可选的，在本申请的一些实施例中，所述数据线包括至少一环绕部，所述环绕部包括：

第一连接段，所述第一连接段沿所述第二方向延伸，并位于其中一所述像素电极的一侧；

第二连接段，所述第二连接段沿第一方向延伸，并与所述第一连接段连接；

第三连接段，所述第三连接段与所述第二连接段背离所述第一连接段的一端连接，并沿远离所述第一连接段的方向延伸；以及

第四连接段，所述第四连接段沿第一方向延伸，且所述第四连接段与所述第二连接段位于同一所述像素电极的相对两侧，所述第四连接段与所述第三连接段背离所述第二连接段的一端连接。

可选的，在本申请的一些实施例中，所述环绕部还包括第一换向段、第二换向段以及第三换向段；

所述第一连接段和所述第二连接段通过所述第一换向段的相对两端折弯连接；所述第二连接段和所述第三连接段通过所述第二换向段的相对两端折弯连接；所述第三连接段和所述第四连接段通过所述第三换向段的相对两端折弯连接。

可选的，在本申请的一些实施例中，所述像素区域包括第一像素区域和第二像素区域，同一列的多个像素区域中，奇数行的所述扫描线与所述数据线的第一连接段和第二连接段围合形成的区域界定为所述第一像素区域；偶数行的所述扫描线与所述数据线的第三连接段和第四连接段围合形成的区域界定为所述第二像素区域。

可选的，在本申请的一些实施例中，在至少一行所述像素区域中，一行的所述驱动薄膜晶体管均位于同一行的多个所述像素电极的同一侧。

可选的，在本申请的一些实施例中，相邻两行的所述驱动薄膜晶体管呈对称设置。

相应的，本申请实施例还提供一种显示面板，对向基板、液晶层和如上述的阵列基板，液晶层设置在所述对向基板和所述阵列基板之间。

本申请提供的阵列基板包括由多条数据线与多条沿着第一方向延伸的扫描线交叉设置以形成呈阵列排布的多个像素区域。同时还设有多个像素单元，一像素单元位于一像素区域内，且分别与一数据线和一扫描线对应。一像素单元包括驱动薄膜晶体管和与驱动薄膜晶体管的源极电性连接的像素电极。在多个像素区域的第二方向上，在至少一列像素区域中，任意两个相邻的驱动薄膜晶体管均位于同一列的像素电极的同一侧，第二方向与第一方向相交。如此该阵列基板在制作薄膜晶体管的过程中源极发生偏移问题时，在至少一列中，由于相邻的驱动薄膜晶体管位于同一列的像素电极的同一侧，以降低相邻的驱动薄膜晶体管的源极与栅极正对面积相差较大的风险，以使得相邻的驱动薄膜晶体管的源极与栅极所形成的交叠电容趋于相等，从而使得两者的馈通电压也趋于相等，最终达到避免两相邻的像素电压相差较大的效果，进而有效提高当驱动薄膜晶体管的源极发生偏移时的显示品质。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本申请第一实施例提供的阵列基板的结构示意图；

图2是本申请第二实施例提供的阵列基板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。此外，应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。在本申请中，在未作相反说明的情况下，使用的方位词如“上”和“下”通常是指装置实际使用或工作状态下的上和下，具体为附图中的图面方向；而“内”和“外”则是针对装置的轮廓而言的。

本申请实施例提供一种阵列基板100及其显示面板。以下分别进行详细说明。需说明的是，以下实施例的描述顺序不作为对实施例优选顺序的限定。

参照图1，本申请提供的阵列基板100包括多条扫描线10、多条数据线20以及多个像素单元30。扫描线10沿着第一方向延伸。多条数据线20与多条扫描线10交叉设置以形成呈阵列排布的多个像素区域40。一像素单元30位于一像素区域40内，且分别与一数据线20和一扫描线10对应。一像素单元30包括驱动薄膜晶体管31和与驱动薄膜晶体管31的源极311电性连接的像素电极32。在多个像素区域40的第二方向上，在至少一列像素区域40中，任意两个相邻的驱动薄膜晶体管31均位于同一列的像素电极32的同一侧，第二方向与第一方向相交。

本申请提供的阵列基板100包括由多条数据线20与多条沿着第一方向延伸的扫描线10交叉设置以形成呈阵列排布的多个像素区域40。同时还设有多个像素单元30，一像素单元30位于一像素区域40内，且分别与一数据线20和一扫描线10对应。一像素单元30包括驱动薄膜晶体管31和与驱动薄膜晶体管31的源极311电性连接的像素电极32。在多个像素区域40的第二方向上，在至少一列像素区域40中，任意两个相邻的驱动薄膜晶体管31均位于同一列的像素电极32的同一侧，第二方向与第一方向相交。如此该阵列基板100在制作薄膜晶体管的过程中源极311发生偏移问题时，在至少一列中，由于相邻的驱动薄膜晶体管31位于同一列的像素电极32的同一侧，以降低相邻的驱动薄膜晶体管31的源极311与栅极正对面积相差较大的风险，以使得相邻的驱动薄膜晶体管31的源极311与栅极所形成的交叠电容趋于相等，从而使得两者的馈通电压也趋于相等，最终达到避免两相邻的像素电压相差较大的效果，进而有效提高当驱动薄膜晶体管31的源极311发生偏移时的显示品质。

其中，该第一方向和第二方向可以呈垂直设置，以使多个像素区域40形成矩形阵列，以使得像素单元30设置更加方便。由于本申请像素电极32的源极311和同一像素单元30内的驱动薄膜晶体管31电性连接，以避免像素电极32需要跨线设置，进而避免影响显示效果。可以理解的是，为了提高显示效果，在每一列像素区域40中，任意两个相邻的驱动薄膜晶体管31均位于同一列的像素电极32的同一侧，以使每一列的驱动薄膜晶体管31均朝向一致。需要说明的是，相邻的驱动薄膜晶体管31位于同一列的像素电极32的同一侧，其中驱动薄膜晶体管31既可以位于像素电极32沿第二方向延伸的左侧，也可以位于像素电极32沿第二方向延伸的右侧。

而该驱动薄膜晶体管31还包括依次设置的有源层313、栅极绝缘层以及栅极。源极311和漏极312分别与有源层313连接，其中，驱动薄膜晶体管31的有源层313的材料可以为低温多晶硅，例如为N型掺杂的低温多晶硅或者金属氧化物半导体材料，例如铟镓锌氧化物(IGZO)、铟镓锌锡氧化物(IGZTO)、铟锌氧化物(IZO)、镓铟氧化物(IGO)、铟镓锡氧化物(IGTO)、铟锌锡氧化物(IZTO)、铟锡氧化物(ITO)等。而栅极例如可以为钽(Ta)、钨(W)、钼(Mo)、铝(Al)、钛(Ti)、铜铌(CuNb)合金等，也可以为例如铜(Cu)和钼(Mo)的叠层、铜(Cu)和钼钛(MoTi)合金的叠层、铜(Cu)和钛(Ti)的叠层、铝(Al)和钼(Mo)的叠层以及钼(Mo)和钽(Ta)的叠层、钼(Mo)和钨(W)的叠层、钼(Mo)-铝(Al)-钼(Mo)的叠层等。栅极绝缘层可以选自二氧化硅、二氧化氮、氮氧化硅及其叠层。可以理解的是，本申请不限定阵列基板100中所包含的驱动薄膜晶体管31的结构，其可以为顶栅型薄膜晶体管，也可以为底栅型薄膜晶体管，其可以为双栅极型薄膜晶体管，也可以为单栅极型薄膜晶体管。对于驱动薄膜晶体管31的具体结构在本申请中不再赘述。

参照图1，在一实施例中，多条数据线20包括多条第一数据线20a和多条第二数据线20b，第一数据线20a和第二数据线20b沿着第一方向交替设置。在奇数列的像素区域40中，第一数据线20a连接于偶数行的驱动薄膜晶体管31，第二数据线20b连接于奇数行的驱动薄膜晶体管31。在偶数列的像素区域40中，第一数据线20a连接于奇数行的驱动薄膜晶体管31，第二数据线20b连接于偶数行的驱动薄膜晶体管31。

其中，如此通过多条第一数据线20a和多条第二数据线20b交替设置以使得相邻两列的薄膜晶体管进行电性连接，不仅起到了通过列反转来实现点反转的作用，同时使得数据线20呈规则排布，以便于前期设置和后期维修。可以理解的是，相邻的第一数据线20a和第二数据线20b之间通过一像素电极32间隔，如此以避免第一数据线20a和第二数据线20b距离过近而互相影响。

在一实施例中，参照图1，同一列的像素区域40中，多个像素单元30包括多个第一像素单元30a和多个第二像素单元30b，第一像素单元30a和第二像素单元30b沿着第二方向交替设置。第一像素单元30a的驱动薄膜晶体管31的漏极312与一数据线20电性连接，且沿第一方向朝向远离数据线20的方向延伸。第二像素单元30b的驱动薄膜晶体管31的漏极312与另一数据线20电性连接，且沿第一方向朝向远离另一数据线20的方向延伸。第一像素单元30a的漏极312和第二像素单元30b的漏极312平行设置。其中，通过使得第一像素单元30a的漏极312和第二像素单元30b的漏极312平行设置，如此以使得在制作薄膜晶体管的过程中漏极312发生偏移时，可有效降低两相邻的驱动薄膜晶体管31的漏极312与栅极的正对面积相差过大的风险，以避免两像素单元30的显示效果具有较大差异性，进而以提高显示品质。

进一步地，第一像素单元30a的驱动薄膜晶体管31的源极311沿第一方向延伸至第一像素单元30a的像素电极远离数据线20的一侧。第二像素单元30b的驱动薄膜晶体管31的源极311沿第一方向延伸至第二像素单元30b的像素电极远离另一数据线20的一侧。第一像素单元30a的源极311和第二像素单元30b的源极311平行设置。其中，通过使得第一像素单元30a的源极311和第二像素单元30b的源极311平行设置，如此以使得在制作薄膜晶体管的过程中源极311发生偏移问题时，可进一步有效降低两相邻的驱动薄膜晶体管31的源极311与栅极的正对面积差值过大的风险，进而以进一步以使得相邻的驱动薄膜晶体管31的源极311与栅极所形成的交叠电容趋于相等，从而使得两者的馈通电压也趋于相等，最终达到避免两像素电压相差较大的效果，进而有效提高当驱动薄膜晶体管31的源极311发生对位错误时的显示品质。

在一实施例中，参照图1，数据线20包括至少一环绕部21，环绕部21包括第一连接段211、第二连接段212、第三连接段213以及第四连接段214。第一连接段211沿第二方向延伸，并位于其中一像素电极32的一侧。第二连接段212沿第一方向延伸，并与第一连接段211连接；第三连接段213与第二连接段212背离第一连接段211的一端连接，并沿远离第一连接段211的方向延伸。第四连接段214沿第一方向延伸，且第四连接段214与第二连接段212位于同一像素电极32的相对两侧，第四连接段214与第三连接段背离第二连接段212的一端连接。

可以理解的是，当需要设置较多的显示区域时，该环绕部21可以设置多个，并沿第二方向依次连接排布。而该第一连接段211、第二连接段212、第三连接段213以及第四连接段214可以呈直线段设置，以便于与像素电极32间隔设置，避免交叠，而通过环绕部21的设置以便于区分数据线20在阵列基板100中的位置。

进一步地，环绕部21还包括第一换向段215、第二换向段216以及第三换向段217。第一连接段211和第二连接段212通过第一换向段215的相对两端折弯连接。第二连接段212和第三连接段213通过第二换向段216的相对两端折弯连接。第三连接段213和第四连接段214通过第三换向段217的相对两端折弯连接。可以理解的是，通过设置第一换向段215、第二换向段216以及第三换向段217，以使得第一连接段211、第二连接段212、第三连接段213以及第四连接段214之间的连接处呈折弯连接，以减小环绕部21的长度，以有效减小阵列基板100的体积。

可选的，像素区域40包括第一像素区域41和第二像素区域42，同一列的多个像素区域40中，奇数行的扫描线10与数据线20的第一连接段211和第二连接段212围合形成的区域界定为第一像素区域41。偶数行的扫描线10与数据线20的第三连接段213和第四连接段214围合形成的区域界定为第二像素区域42。其中，第一像素区域41和第二像素区域42由不同的连接段和扫描线10围合形成，可以较为方便了解第一像素区域41和第二像素区域42的位置，以便于后期对特定位置的像素单元30的维修。

在一实施例中，在至少一行像素区域40中，一行的驱动薄膜晶体管31均位于同一行的多个像素电极32的同一侧。如此以使得当同一行的驱动薄膜晶体管31的源极311发生移位时，降低该行的相邻的驱动薄膜晶体管31的源极311与栅极正对面积相差较大的风险，以使得该行相邻的驱动薄膜晶体管31的源极311与栅极所形成的交叠电容趋于相等，从而使得两者的馈通电压也趋于相等，最终达到避免两相邻的像素电压相差较大的效果，进而有效提高当驱动薄膜晶体管31的源极311发生偏移时的显示品质。

参照图2，本第二实施例的阵列基板100与第一实施例的阵列基板100的不同之处在于：相邻两行的驱动薄膜晶体管31呈对称设置。如此以使得相邻两行的驱动薄膜晶体管31之间距离相等，以便于数据线20的连接。同时当源极311发生偏移问题时，可有效降低相邻的驱动薄膜晶体管31的源极311与栅极正对面积相差较大的风险，以使得相邻的驱动薄膜晶体管31的源极311与栅极所形成的交叠电容趋于相等，从而使得两者的馈通电压也趋于相等，最终达到避免两相邻的像素电压相差较大的效果，进而有效提高当驱动薄膜晶体管31的源极311发生偏移时的显示品质。

本申请提供一种显示面板，该显示面板包括对向基板、液晶层和阵列基板100，液晶层设置在所述对向基板和所述阵列基板100之间。阵列基板100为如上任一实施例所述的阵列基板100。由于本显示面板中的阵列基板100采用了上述所有实施例的全部技术方案，因此，至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上对本申请实施例所提供的一种阵列基板及其显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。