闪存的制造方法

技术领域

本发明涉及一种半导体集成电路制造方法，特别涉及一种闪存(Flash)的制造方法。

背景技术

现有NOR Flash工艺存储单元(Cell)和外围器件(Device)的侧墙(SPACER)都是同时形成的，当技术节点在0.13μm,到65nm/55nm由于Cell尺寸足够大，对Cell和外围Device性能影响很小。但当Cell继续缩小时，为了保证外围Device性能需要的SPACER厚度，Cell可能由于间隔区(Space)过小导致层间膜(ILD)有空洞(Void)，最终会使接触孔(CT)到控制栅(CG)或Cell到Cell的干扰(Disturb)；如果保持Cell Space的话，具有需要减少侧墙的厚度，这样外围Device SPACER就会偏薄,导致外围器件的漏电(Ioff)变大和击穿电压(BVDS)变小或者多晶硅(Poly)自对准硅化物阻挡层(SAB)的方块电阻(RS)由于SPACER保护不够而在形成有金属硅化物(Salicide)后电阻变小。

如图1所示，是现有闪存的制造方法的流程图；现有闪存的制造方法包括：

步骤S101、Cell AA。AA表示有源区，通常通过形成浅沟槽隔离来定义AA。

步骤S102、外围AA。外围表示外围器件。

步骤S103、外围&Cell Well，即在所述存储单元区和所述外围器件区中进行阱注入。

步骤S104、Cell Vt。Vt表示阈值电压，进行所述存储单元的阈值电压调节注入。

步骤S105、TunOX；TunOX表示隧穿氧化层。

步骤S106、FG；FG表示浮栅(floating gate)。

步骤S107、ONO；ONO层表示氧化层、氮化层和氧化层的叠加层。

步骤S108、CG；CG表示控制栅(control gate)。由TunOX、FG、ONO和CG叠加形成存储单元的栅极结构。

步骤S109、外围GT；GT表示栅极(gate)，即形成外围器件的栅极结构。

步骤S110、外围&Cell LDD。表示进行轻掺杂漏(LDD)注入自对准形成存储单元的LDD区以及外围器件的LDD区。

步骤S111、SPA1 OX DEP。SPA1表示第一层侧墙，SPA1 OX表示组成所述第一层侧墙的氧化层，DEP表示沉积工艺。

步骤S112、SPA1 OX ETCH，ETCH表示刻蚀。表示，进行自对准刻蚀在各栅极结构的侧面自对准形成第一层侧墙。

步骤S113、SPA2 SIN DEP。SPA2表示第二层侧墙，SPA2 SIN表示组成所述第二层侧墙的氮化硅。

步骤S114、SPA2 SIN ETCH，ETCH表示刻蚀。表示，进行自对准刻蚀在各栅极结构的侧面自对准形成第二层侧墙。

步骤S115、Cell S/D；S/D表示于源区和漏区的注入即存储单元的源漏注入。

步骤S116、N+P+S/D；N+表示外围NMOS的N型重掺杂，P+表示外围PMOS的P型重掺杂，S/D表示源漏注入。

步骤S117、SAB。SAB表示所述金属硅化物阻挡层。

步骤S118、CT。CT表示所述接触孔，接触孔会穿过层间膜。故在CT之前还需要形成第一层层间膜。

步骤S119、BEOL。BEOL表示后道工艺制程，包括了CT之后的后续各层层间膜和正面金属层的形成工艺。

发明内容

本发明所要解决的技术问题是提供一种闪存的制造方法，能减少存储单元的侧墙的宽度以及同时增加外围器件的侧墙宽度，从而能同时增加存储单元的侧墙和外围器件的侧墙的工艺窗口，从而有利于存储单元的等比例缩小并提高存储单元区的集成度，还能同时改善外围器件的性能，如有利于降低外围器件的漏电以及增加外围器件的击穿电压和可靠性。

为解决上述技术问题，本发明提供的闪存的制造方法包括如下步骤：

步骤一、提供半导体衬底，所述半导体衬底上同时包括闪存的存储单元区以及外围器件区。

步骤二、在所述存储单元区形成存储单元的第一栅极结构。

步骤三、在所述外围器件区形成外围器件的第二栅极结构。

所述第一栅极结构的宽度小于所述第二栅极结构的宽度，所述第一栅极结构之间的间距小于所述第二栅极结构之间的间距，所述第二栅极结构的耐压大于所述第一栅极结构的耐压。

步骤四、形成第一层侧墙，包括如下分步骤：

步骤41、形成第一侧墙材料层，所述第一侧墙材料层覆盖在所述第一栅极结构的侧面和顶部表面以及所述第二栅极结构的侧面和顶部表面以及所述第一栅极结构和所述第二栅极结构外部表面上。

步骤42、在所述第一侧墙材料层表面上形成第二侧墙材料层。

步骤43、对所述第二侧墙材料层进行全面的各向异性刻蚀以在所述第一栅极结构侧面以及所述第二栅极结构侧面形成由剩余的所述第二侧墙材料层组成的第二子侧墙，所述第一栅极结构的顶部表面、所述第二栅极结构的顶部表面以及所述第一栅极结构和所述第二栅极结构外部表面上的所述第二侧墙材料层都被去除。

步骤44、光刻打开所述存储单元区以及覆盖所述外围器件区，对所述第二侧墙材料层进行刻蚀将所述存储单元区中各所述第二子侧墙都去除。

第一子侧墙由位于所述第一栅极结构侧面以及所述第二栅极结构侧面的所述第一侧墙材料层组成。

所述第一栅极结构的第一层侧墙由所述第一栅极结构侧面的所述第一子侧墙组成。

所述第二栅极结构的第一层侧墙由所述第二栅极结构侧面的所述第一子侧墙和所述第二子侧墙叠加而成。

步骤五、采用第三侧墙材料层的沉积加刻蚀工艺在各所述第一栅极结构的侧面的所述第一层侧墙侧面和各所述第二栅极结构的侧面的所述第一层侧墙的侧面自对准形成第二层侧墙。

进一步的改进是，所述半导体衬底包括硅衬底。

进一步的改进是，所述第一侧墙材料层的材料包括氧化层。

进一步的改进是，所述第二侧墙材料层的材料包括氮化硅。

进一步的改进是，所述第三侧墙材料层的材料包括氧化层。

进一步的改进是，所述第一侧墙材料层的厚度为

所述第二侧墙材料层的厚度为

进一步的改进是，步骤二中，所述第一栅极结构包括依次叠加的第一隧穿介质层、第二多晶硅浮栅、第三控制介质层和第四多晶硅控制栅；

步骤三中，所述第二栅极结构包括依次叠加的第一栅介质层和第二多晶硅栅；

进一步的改进是，所述第一隧穿介质层采用氧化层，所述第三控制介质层采用ONO层，所述ONO层为氧化层、氮化层和氧化层的叠加层；

所述第一栅介质层的材料采用氧化层。

进一步的改进是，在步骤四之前，还包括进行LDD注入在所述第一栅极结构的侧面自对准形成所述存储单元的LDD区以及在所述第二栅极结构的侧面自对准形成所述外围器件的LDD区。

进一步的改进是，在步骤44中对所述第二侧墙材料层刻蚀之后，还包括：

进行第一次源漏注入以形成和所述第一栅极结构的所述第一层侧墙的侧面自对准的所述存储单元的源漏区。

进一步的改进是，步骤五完成后，还包括：

进行第二次源漏注入以形成和所述第二栅极结构的所述第二层侧墙的侧面自对准的所述外围器件的源漏区。

进一步的改进是，步骤一中，还包括步骤：

形成浅沟槽隔离，以在所述存储单元区和所述外围器件区中定义出有源区；

在所述存储单元区和所述外围器件区中进行阱注入；

进行所述存储单元的阈值电压调节注入。

进一步的改进是，形成所述外围器件的源漏区之后，还包括：

形成金属硅化物阻挡层并自对准形成金属硅化物；

形成层间膜、接触孔和正面金属层并对所述正面金属层进行图形化。

进一步的改进是，所述闪存为NOR闪存。

进一步的改进是，所述第一栅极结构的第一层侧墙的厚度保证所述第一栅极结构之间的间隔区域的宽度增加且满足在所述第一栅极结构之间的间隔区域填充所述层间膜时无空洞。

本发明将形成第一层侧墙的材料层分成两层即第一侧墙材料层和第二侧墙材料层，第二侧墙材料层会形成第二子侧墙，第一侧墙材料层会形成第一子侧墙，但是，本发明中，在完成第二侧墙材料层的全面的各向异性刻蚀并自对准形成第二子侧墙后，增加了一个光罩工艺，利用光罩定义将存储单元区中的第二子侧墙去除，这样，存储单元的第一栅极结构的第一层侧墙由第一子侧墙组成，而外围器件的第一层侧墙则是由第一子侧墙和第二子侧墙叠加而成，和现有工艺相比，本发明能减少存储单元的侧墙的宽度以及同时增加外围器件的侧墙宽度，从而能同时增加存储单元的侧墙和外围器件的侧墙的工艺窗口，也即，存储单元的侧墙能够按照较薄的厚度要求进行设置以及外围器件的侧墙能够按照较厚的厚度要求进行设置，存储单元的较薄的侧墙厚度有利于存储单元的等比例缩小并提高存储单元区的集成度，而外围器件的较厚的侧墙则能同时改善外围器件的性能，如有利于降低外围器件的漏电以及增加外围器件的击穿电压和可靠性。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有闪存的制造方法的流程图；

图2是本发明实施例闪存的制造方法的流程图；

图3是本发明较佳实施例闪存的制造方法的流程图；

图4A是现有闪存的制造方法形成的外围器件的P+多晶硅的SAB方块电阻(RS)测试图；

图4B是本发明较佳实施例闪存的制造方法形成的外围器件的P+多晶硅的SAB RS测试图；

图5是现有和本发明较佳实施例闪存的制造方法形成的外围器件的漏电流的测试图；

图6是现有和本发明较佳实施例闪存的制造方法形成的外围器件的击穿电压(BVDS)的测试图。

具体实施方式

如图2所示，是本发明实施例闪存的制造方法的流程图；如图3所示，是本发明较佳实施例闪存的制造方法的流程图；本发明实施例闪存的制造方法包括如下步骤：

步骤一、提供半导体衬底，所述半导体衬底上同时包括闪存的存储单元区以及外围器件区。

本发明实施例中，所述半导体衬底包括硅衬底。

在一些较佳实施例中，所述闪存为NOR闪存。步骤一中还包括步骤：

形成浅沟槽隔离，以在所述存储单元区和所述外围器件区中定义出有源区。该步骤对应于图3中的步骤S201、Cell AA；步骤S202、外围AA。Cell表示器件单元，AA表示有源区。外围表示所述外围器件。

在所述存储单元区和所述外围器件区中进行阱注入。该步骤对应于图3中的步骤S203、外围&Cell Well。

进行所述存储单元的阈值电压调节注入。该步骤对应于图3中的步骤S204、CellVt。Vt表示阈值电压。

步骤二、在所述存储单元区形成存储单元的第一栅极结构。

在一些实施例中，所述第一栅极结构包括依次叠加的第一隧穿介质层、第二多晶硅浮栅、第三控制介质层和第四多晶硅控制栅；

在一些较佳实施例中，所述第一隧穿介质层采用氧化层，所述第三控制介质层采用ONO层，所述ONO层为氧化层、氮化层和氧化层的叠加层。图3中，形成所述第一栅极结构的步骤包括：

步骤S205、TunOX；TunOX表示隧穿氧化层，也即形成所述第一隧穿介质层。

步骤S206、FG；FG表示浮栅，也即形成所述第二多晶硅浮栅。

步骤S207、ONO；表示形成由ONO层组成的所述第三控制介质层。

步骤S208、CG；CG表示控制栅，也即形成所述第四多晶硅控制栅。

步骤三、在所述外围器件区形成外围器件的第二栅极结构。

所述第一栅极结构的宽度小于所述第二栅极结构的宽度，所述第一栅极结构之间的间距小于所述第二栅极结构之间的间距，所述第二栅极结构的耐压大于所述第一栅极结构的耐压。

本发明实施例中，所述第二栅极结构包括依次叠加的第一栅介质层和第二多晶硅栅；

在一些较佳实施例中，所述第一栅介质层的材料采用氧化层。

图3中，形成所述第二栅极结构的步骤包括：

步骤S209、外围GT；GT表示栅极即所述第二栅极结构。

在一些较佳实施例中，在后续步骤四之前，还包括进行LDD注入在所述第一栅极结构的侧面自对准形成所述存储单元的LDD区以及在所述第二栅极结构的侧面自对准形成所述外围器件的LDD区。该步骤对应于图3中的步骤S210、外围&Cell LDD。

步骤四、形成第一层侧墙，包括如下分步骤：

步骤41、形成第一侧墙材料层，所述第一侧墙材料层覆盖在所述第一栅极结构的侧面和顶部表面以及所述第二栅极结构的侧面和顶部表面以及所述第一栅极结构和所述第二栅极结构外部表面上。

在一些较佳实施例中，所述第一侧墙材料层的材料包括氧化层。

所述第一侧墙材料层的厚度为

步骤42、在所述第一侧墙材料层表面上形成第二侧墙材料层。

在一些较佳实施例中，所述第二侧墙材料层的材料包括氮化硅。

所述第二侧墙材料层的厚度为

图3中，步骤41和步骤42对应于步骤S211、SPA1 OX/SIN DEP；SPA1表示第一层侧墙，SPA1 OX表示所述第一侧墙材料层，SPA1 SIN表示所述第二侧墙材料层，DEP表示沉积工艺形成SPA1 OX/SIN。

步骤43、对所述第二侧墙材料层进行全面的各向异性刻蚀以在所述第一栅极结构侧面以及所述第二栅极结构侧面形成由剩余的所述第二侧墙材料层组成的第二子侧墙，所述第一栅极结构的顶部表面、所述第二栅极结构的顶部表面以及所述第一栅极结构和所述第二栅极结构外部表面上的所述第二侧墙材料层都被去除。

在一些较佳实施例中，步骤43对应于图3中的步骤S212、SPA1 SIN ETCH。ETCH表示刻蚀

步骤44、光刻打开所述存储单元区以及覆盖所述外围器件区，对所述第二侧墙材料层进行刻蚀将所述存储单元区中各所述第二子侧墙都去除。

在一些较佳实施例中，步骤44对应于图3中的步骤S212a、Cell SPA1 PH/ET。PH表示光刻工艺，ET表示刻蚀。

第一子侧墙由位于所述第一栅极结构侧面以及所述第二栅极结构侧面的所述第一侧墙材料层组成。

所述第一栅极结构的第一层侧墙由所述第一栅极结构侧面的所述第一子侧墙组成。

所述第二栅极结构的第一层侧墙由所述第二栅极结构侧面的所述第一子侧墙和所述第二子侧墙叠加而成。

在一些较佳实施例中，在步骤44中对所述第二侧墙材料层刻蚀之后，还包括：

进行第一次源漏注入以形成和所述第一栅极结构的所述第一层侧墙的侧面自对准的所述存储单元的源漏区。该步骤对应于图3中的步骤S213、Cell S/D Dose Tune；S/D表示于源区和漏区的注入即所述第一次源漏注入，Dose表示注入剂量，Tune表示调整。可以看出，所述第一次源漏注入时利用步骤44中已经完成的光刻定义即可，所以，整体上看，本发明实施例的步骤44的光刻工艺并不会增加额外的工艺成本。

步骤五、采用第三侧墙材料层的沉积加刻蚀工艺在各所述第一栅极结构的侧面的所述第一层侧墙侧面和各所述第二栅极结构的侧面的所述第一层侧墙的侧面自对准形成第二层侧墙。

在一些较佳实施例中，所述第三侧墙材料层的材料包括氧化层。图3中，步骤五对应于：

步骤S214、SPA2 OX DEP。SPA2表示所述第二层侧墙，SPA2 OX表示氧化层组成的所述第三侧墙材料层。

步骤S215、SPA2 OX ETCH。

步骤五完成后，还包括：

进行第二次源漏注入以形成和所述第二栅极结构的所述第二层侧墙的侧面自对准的所述外围器件的源漏区。该步骤对应于图3中的步骤S216、N+P+S/D；N+表示外围NMOS的N型重掺杂，P+表示外围PMOS的P型重掺杂，S/D表示源漏注入即所述第二源漏注入。

形成金属硅化物阻挡层并自对准形成金属硅化物。该步骤对应于图3中的步骤S217、SAB。SAB表示所述金属硅化物阻挡层。

形成层间膜、接触孔。该步骤对应于图3中的步骤S218、CT。CT表示所述接触孔，接触孔会穿过所述层间膜。前面形成的所述第一栅极结构的第一层侧墙的厚度保证所述第一栅极结构之间的间隔区域的宽度增加且满足在所述第一栅极结构之间的间隔区域填充所述层间膜时无空洞。

继续形成后续各层层间膜和正面金属层并对所述正面金属层进行图形化。该步骤对应于图3中的步骤S219、BEOL。BEOL表示后道工艺制程。

本发明实施例将形成第一层侧墙的材料层分成两层即第一侧墙材料层和第二侧墙材料层，第二侧墙材料层会形成第二子侧墙，第一侧墙材料层会形成第一子侧墙，但是，本发明实施例中，在完成第二侧墙材料层的全面的各向异性刻蚀并自对准形成第二子侧墙后，增加了一个光罩工艺，利用光罩定义将存储单元区中的第二子侧墙去除，这样，存储单元的第一栅极结构的第一层侧墙由第一子侧墙组成，而外围器件的第一层侧墙则是由第一子侧墙和第二子侧墙叠加而成，和现有工艺相比，本发明实施例能减少存储单元的侧墙的宽度以及同时增加外围器件的侧墙宽度，从而能同时增加存储单元的侧墙和外围器件的侧墙的工艺窗口，也即，存储单元的侧墙能够按照较薄的厚度要求进行设置以及外围器件的侧墙能够按照较厚的厚度要求进行设置，存储单元的较薄的侧墙厚度有利于存储单元的等比例缩小并提高存储单元区的集成度，而外围器件的较厚的侧墙则能同时改善外围器件的性能，如有利于降低外围器件的漏电以及增加外围器件的击穿电压和可靠性。

另外，本发明的存储单元的源漏注入能之间采用去除存储单元区的第二子侧墙的光罩定义，所以，从整个工艺流程上看，本发明并不会额外增加光罩成本。

本发明实施例中，在常规的Cell和外围AA工艺后，进行Cell和外围的Well离子注入工艺，之后进行Cell VT调节,Tunnel Oxide,FG,ONO,CG等Cell相关工艺，进行外围的Gate工艺，之后是外围和Cell LDD离子注入工艺；

之后，进行了和侧墙相关的改进工艺：第一层侧墙(SPACER1)换成Oxide和SIN薄膜沉积(Film Deposition)和SIN刻蚀(Etch)，然后是使用Cell打开光罩(Open Mask)对Cell区进行光刻(Photo)和Etch去除部分SPACER1 SIN使Cell间隔区(Space)打开足够。

之后，调整Cell S/D离子注入到Cell SPA1即SPACER1 Etch之后并剂量调节，然后第二层侧墙(SPACER2)Oxide Dep和Etch

最后进行外围S/D离子注入和SAB、CT工艺以及BEOL金属走线工艺。

本发明实施例方法能针对NOR闪存(Flash)产品单元尺寸缩小(Shrink Cell)工艺进行改善，能提供其他存储器(Memory)产品在往小技术节点工艺开发时实现Cell和外围之间的结构平衡。本发明实施例通过优化和改变SPACER即侧墙工艺以及调整Cell S/D离子注入工艺位置，改善在50nm以及以下技术节点的NOR Flash Cell和外围SPACER保护工艺的平衡，既能把Cell做到有Space即间隔区的工艺窗口(window)，也不造成外围器件(Device)的性能的损失。本发明实施例中，Cell Space足够时，没有层间膜(ILD)空洞(Void)导致接触孔到控制栅短路(CT to CG short)或相邻存储单元干扰(Cell Disturb)。

实施效果：

如图4A所示，是现有闪存的制造方法形成的外围器件的P+多晶硅的SAB RS测试图；如图4B所示，是本发明较佳实施例闪存的制造方法形成的外围器件的P+多晶硅的SABRS测试图；可以看出，图4B中的Full Mapping Poly SAB RS正常，分布稳定，Full Mapping表示测试图；而图4A中现有制造方法对应的基线(Baseline)工艺W/E RS只有正常的1/4。

如图5所示，是现有和本发明较佳实施例闪存的制造方法形成的外围器件的漏电流的测试图；标记101对应的较高的漏电为现有闪存的制造方法形成的外围器件的漏电流，标记102对应的较低的漏电为本发明较佳实施例闪存的制造方法形成的外围器件的漏电流，所以，本发明较佳实施例闪存的制造方法形成的外围器件的漏电流会降低，如本发明较佳实施例的外围Device Ioff@11V降到<1nA/μm，而现有方法的外围器件的漏电流的Baseline>3nA/μm。

如图6所示，是现有和本发明较佳实施例闪存的制造方法形成的外围器件的击穿电压的测试图。标记103对应于现有闪存的制造方法形成的外围器件的击穿电压测试值，标记104对应于本发明较佳实施例闪存的制造方法形成的外围器件的击穿电压测试值，所以，本发明较佳实施例闪存的制造方法形成的外围器件的击穿电压测试值会提升，如BVDS提升约0.7V。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。