一种克服带隙基准源中晶体管漏电的方法及芯片

技术领域

本发明涉及集成电路领域，更具体的，涉及一种克服带隙基准源中晶体管漏电的方法及芯片。

背景技术

带隙基准源是一种能够提供基准电压或基准电流的基础电路结构，因其具有的零温度系数、工艺对电路性能的影响极低等优点而被广泛的应用于高精度的比较器、数据转换器和其他模拟集成电路中。带隙基准源电路的性能直接影响着整个集成电路的性能。

然而，在对于高精度的带隙基准源进行应用的过程中，带隙基准源存在着不可忽视的晶体管漏电的问题。即便采用工艺上的改进，仍然难以完全克服晶体管的漏电。

具体来说，由于带隙基准源的基本远离是根据两条支路上晶体管数量或尺寸的不同来实现对晶体管负温度系数特性的抵消的，因而，两条支路上晶体管的数量或尺寸存在着必然的差异。而这种差异也会引发两条支路上晶体管的漏电程度存在不同，因此，两条支路上的晶体管漏电难以相互抵消。

针对上述问题，本发明提供了一种克服带隙基准源中晶体管漏电的方法及芯片。

发明内容

为解决现有技术中存在的不足，本发明的目的在于，提供一种克服带隙基准源中晶体管漏电的方法及芯片，通过在带隙基准源的晶体管集电极上接入额外的dummy管，从而克服电路的漏电不平衡。

本发明采用如下的技术方案。

本发明第一方面，涉及一种克服带隙基准源中晶体管漏电的方法，方法为带隙基准源中的晶体管增加dummy三极管或dummy二极管，从而降低温度变化对晶体管的基极发射极电压差造成的影响。

优选的，带隙基准源中包括第一晶体管和第二晶体管，第二晶体管的数量为第一晶体管数量的N倍；dummy二极管或dummy三极管与带隙基准源中的第一晶体管的集电极连接，以平衡第一晶体管与第二晶体管之间的漏电差。

优选的，dummy三极管包括第一dummy三极管和第二dummy三极管；其中，第一dummy三极管的集电极与第一晶体管的集电极连接，基极、发射极均与第一晶体管的基极连接；第二dummy三极管的集电极与第二晶体管的集电极连接，基极、发射极均与第一晶体管的基极连接；其中，第一dummy三极管的数量为第二dummy三极管的数量的N倍。

优选的，dummy三极管与第一晶体管和第二晶体管采用相同的正方形版图实现。

优选的，dummy二极管的正极与带隙基准源中的第一晶体管的集电极连接，负极接地。

优选的，dummy二极管以隔离墙的形式在第一晶体管和第二晶体管所在的正方形版图的四周实现。

优选的，隔离墙的数量为4，分别与第一晶体管和第二晶体管所在的正方形版图的每条边临接设置，从而使得多个隔离墙相互垂直；隔离墙的一端与正方形版图的边缘对准，另一端则与邻接的另一个隔离墙的远离正方形版图的边缘对准。

优选的，隔离墙包括埋层、第一隔离区、第二隔离区、第一和第二N+注入区、第一和第二P+注入区；其中，埋层设置于芯片底部的衬底中；第一隔离区和第二隔离区分别设置在埋层两端的上方、第一和第二N+注入区的下方，并分别延伸至与第一和第二N+注入区临接；第一和第二N+注入区远离埋层的一侧的一段距离上分别设置有第一和第二P+注入区。

优选的，隔离墙的总面积与第一晶体管和第二晶体管的面积之差相等。

本发明第二方面，涉及一种克服带隙基准源中晶体管漏电的芯片，其芯片采用本发明第一方面中所述的一种克服带隙基准源中晶体管漏电的方法实现。

本发明的有益效果在于，与现有技术相比，本发明中的一种克服带隙基准源中晶体管漏电的方法及芯片，能够通过在带隙基准源的晶体管集电极上接入额外的dummy管，从而克服电路的漏电不平衡。本发明结构简单、不影响现有电路，只从工艺上对漏电进行抵消，通过两种不同方式实现了芯片面积与性能之间的平衡，使得该方法能够根据需求适用于各种不同的带隙基准电路。

附图说明

图1为现有技术中的一种带隙基准源的电路结构示意图；

图2为现有技术中的一种带隙基准源中晶体管的局部版图；

图3为现有技术中的一种带隙基准源中带隙参考电压随温度变化的示意图；

图4为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中dummy三极管的连接电路示意图；

图5为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中dummy三极管的局部版图；

图6为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中带隙参考电压随温度变化的示意图；

图7为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中dummy二极管的连接电路示意图；

图8为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中dummy二极管的局部版图；

图9为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中隔离墙的剖面图；

图10为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中带隙参考电压随温度变化的示意图。

具体实施方式

下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本申请的保护范围。

图1为现有技术中的一种带隙基准源的电路结构示意图。如图1所示，现有技术中，通常采用的带隙基准源能够通过Q1和Q2两个晶体管的尺寸或数量的不同，而实现正温度系数电压差的输出，从而克服晶体管自身的负温度系数效应，合理选择电路的参数，能够使得带隙基准源能够工作在准确的零温度系数下。

图2为现有技术中的一种带隙基准源中晶体管的局部版图。本发明中，Q1的数量为1个，而Q2的数量为8个。总计9个晶体管可以以现有技术中常用的九宫格的方式布置。

然而，根据现有芯片的制造工艺，晶体管的集电极与芯片的衬底之间会形成寄生二极管，从而在芯片工作温度过高时，发生较大规模的漏电，导致电路输出性能的降低。进一步的，由于Q1和Q2的设置位置与面积均不同，这使得两者之间的漏电电量也存在较大的差异。因而，带隙基准源的性能因漏电而大幅下降。

图3为现有技术中的一种带隙基准源中带隙参考电压随温度变化的示意图。尽管电路参数的初始设置，带隙参考电压应当具备零温度系数，但实际情况下，由于漏电的影响，带隙参考电压会随着温度升高逐渐显示出较高的正温度系数。

为了克服上述问题，本发明中提供了一种克服带隙基准源中晶体管漏电的方法。

本发明第一方面，涉及一种克服带隙基准源中晶体管漏电的方法，其中，方法为带隙基准源中的晶体管增加dummy三极管或dummy二极管，从而降低温度变化对晶体管的基极发射极电压差造成的影响。

可以理解的是，本发明中通过在晶体管上增加dummy三极管或dummy二极管，这类元件能够促使晶体管发生漏电，这种漏电的形式与前文所述的晶体管在高温条件下由集电极上寄生二极管的漏电形式是相同的，因而平衡了Q1和Q2两管的漏电量均衡，保持了输出电压的稳定。

本文中dummy元件的定义与现有技术中dummy元件是相同的。具体来说，本文中的dummy管是指那些在电路图设计过程中无需用到的电路元件，但是在电路实际制造应用的过程中，由于芯片制造工艺等因素，需要对电路消除偏差所采用的额外增加的元件。这些元件并不会影响电路设计过程中其他主要元件的连接关系，也不会对原有的电路设计造成任何不利影响，而是通过与现有元件虚接等方式更好的还原电路的性能，使得电路的输出更加准确。

优选的，带隙基准源中包括第一晶体管和第二晶体管，第二晶体管的数量为第一晶体管数量的N倍；dummy二极管或所述dummy三极管与带隙基准源中的第一晶体管的集电极连接，以平衡第一晶体管与所述第二晶体管之间的漏电差。

为了平衡漏电差，本发明中可以将dummy元件接入至数量或尺寸较小的晶体管的集电极上，从而促进这一晶体管加速漏电，并与另一晶体管的漏电量保持平衡。

图4为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中dummy三极管的连接电路示意图。如图4所示，优选的，dummy三极管包括第一dummy三极管和第二dummy三极管；其中，第一dummy三极管的集电极与第一晶体管的集电极连接，基极、发射极均与第一晶体管的基极连接；第二dummy三极管的集电极与第二晶体管的集电极连接，基极、发射极均与第一晶体管的基极连接；其中，第一dummy三极管的数量为第二dummy三极管的数量的N倍。

可以理解的是，本发明中的dummy三极管可以并联在第一晶体管和第二晶体管的集电极和基极之间。通常，只需要在Q1上补足另外7个晶体管的面积即可。但是为了工艺便利，通常可以在Q1上补足8个晶体管，而在Q2上补充1个晶体管。这样Q1和Q2的集电极面积均为9个晶体管的面积，从而确保了集电极与芯片衬底之间形成的寄生二极管的参数完全一致，漏电量相同。

图5为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中dummy三极管的局部版图。如图5所示，优选的，dummy三极管与第一晶体管和第二晶体管采用相同的正方形版图实现。两个九宫格形式的晶体管版图临接设置，从而确保三极管的其他参数，如温度等情况完全相同。

图6为本发明一种克服带隙基准源中晶体管漏电的方法的第一实施例中带隙参考电压随温度变化的示意图。如图6所示，在增加了dummy管后，输出电压的性能得到了显著提升，当温度在150度范围内变化时，带隙参考电压仅发生了1.8mV的变化，带隙基准电压精度大幅提升。然而，这种电压精度的提升是以牺牲芯片面积为代价的，在第一实施例中，晶体管部分的面积成倍增加了。

图7为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中dummy二极管的连接电路示意图。如图7所示，优选的，dummy二极管的正极与带隙基准源中的第一晶体管的集电极连接，负极接地。

本发明也可以采用单独在Q1集电极端接入dummy二极管。

优选的，dummy二极管以隔离墙的形式在第一晶体管和第二晶体管所在的正方形版图的四周实现。

可以理解的是，本发明中，设置了PN结结构的隔离墙，该隔离墙既可以隔绝晶体管与其他外接电路之间的相互作用，又充分利用了晶体管周围的芯片空间，在极小的增加芯片面积的前提下，确保了晶体管漏电性能的一致。

图8为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中dummy二极管的局部版图。如图8所示，优选的，隔离墙的数量为4，分别与第一晶体管和第二晶体管所在的正方形版图的每条边临接设置，从而使得多个隔离墙相互垂直；隔离墙的一端与正方形版图的边缘对准，另一端则与邻接的另一个隔离墙的远离正方形版图的边缘对准。

为了确保更好的隔离效果，多个隔离墙之间首尾连接，从而确保了将正方形版图完全与外部其他电路形成隔离，以及晶体管的准确输出。

本发明中，设置了相互不联通的隔离墙，是考虑芯片设计规则检查(DRC，DesignRule Checking)的需要。通常来说隔离墙只能或更容易被设计规则的长方形，而设计多个互不联通的隔离墙也能够确保金属线布线过程中线路的间距、宽度等符合版图设计要求。

图9为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中隔离墙的剖面图。如图9所示，优选的，隔离墙包括埋层、第一隔离区、第二隔离区、第一和第二N+注入区、第一和第二P+注入区；其中，埋层设置于芯片底部的衬底中；第一隔离区和第二隔离区分别设置在埋层两端的上方、第一和第二N+注入区的下方，并分别延伸至与第一和第二N+注入区临接；第一和第二N+注入区远离埋层的一侧的一段距离上分别设置有第一和第二P+注入区。

可以理解的是，本发明中的隔离墙可以采用多种不同的结构组合而成，一种最优的实施方式为在芯片衬底中较深位置上设置埋层。在该埋层的两侧设置较厚的隔离墙，该隔离墙逐渐向上延申，并且尺寸变薄，并延伸至芯片表面上设置的第一和第二N+注入区。通过这种方式，在P型芯片衬底上，就存在了一个由N+或N型材料组成的U型区域。

另外，在两个N+注入区的外侧，分别间隔一段距离设置有第一和第二P+注入区，这两个区域也可以与芯片衬底一同形成一个U型区域。

两个U型区域之间，由于N型和P型注入材料的不同，会形成电子迁移，从而出现寄生二极管。

本发明中将该寄生二极管的负端接入至Q1的集电极后，Q1的集电极就被增大为原始尺寸与隔离墙中N型材料所在区域的面积之和了。

优选的，隔离墙的总面积与第一晶体管和第二晶体管的面积之差相等。通过这种设计，可以使得Q1晶体管的集电极与Q2晶体管的集电极大小相同，从而漏电量相等。

图10为本发明一种克服带隙基准源中晶体管漏电的方法的第二实施例中带隙参考电压随温度变化的示意图。如图10所示，尽管芯片的面积并没有大幅增加，但是电路输出的带隙参考电压随温度升高的幅度仍然被大幅降低了。

本发明的有益效果在于，与现有技术相比，本发明中的一种克服带隙基准源中晶体管漏电的方法及芯片，能够通过在带隙基准源的晶体管集电极上接入额外的dummy管，从而克服电路的漏电不平衡。本发明结构简单、不影响现有电路，只从工艺上对漏电进行抵消，通过两种不同方式实现了芯片面积与性能之间的平衡，使得该方法能够根据需求适用于各种不同的带隙基准电路。

本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。