阵列基板及其制备方法、显示面板和显示装置

技术领域

本公开涉及显示技术领域，尤其涉及阵列基板及其制备方法、显示面板和显示装置。

背景技术

虚拟现实(Virtual Reality，VR)和增强现实(Augmented Reality，AR)技术是目前比较热门的显示技术。在VR显示中，核心元件是头显设备(Head-mounted display，HMD)，由于屏幕距离双眼很近，所以VR设备是一种近眼显示设备。近眼显示设备对屏幕的分辨率要求极高。

LCD(Liquid Crystal Display，液晶显示)技术相对于有机发光二极管(OrganicLight-Emitting Diode，OLED)显示技术较容易实现高分辨率，是目前VR/AR产品中的主流显示技术。随着VR/AR产品的普及，对显示产品的分辨率要求越来越高。随着分辨率的提升，金属走线的数量增加，导致像素开口率逐渐下降。如何在提升分辨率的同时，提升像素开口率，是需要解决的技术问题。

发明内容

本公开实施例提供一种阵列基板及其制备方法、显示面板和显示装置，以解决或缓解现有技术中的一项或更多项技术问题。

作为本公开实施例的第一个方面，本公开实施例提供一种阵列基板，包括沿第一方向延伸的多条栅线以及沿第二方向延伸的多条数据线，多条栅线与多条数据线相互交叉限定出多个子像素区域，阵列基板包括：

基底；

第一有源层，位于基底的一侧，第一有源层在基底上的正投影的至少部分位于子像素区域，第一有源层的材质包括氧化物半导体材料，第一有源层与数据线连接；

第一导电层，位于基底的朝向第一有源层的一侧，第一导电层包括栅线和第一栅电极，栅线的材质包括导电金属材料，第一栅电极与栅线连接，第一栅电极的材质包括透明导电材料，第一栅电极在基底上的正投影与第一有源层在基底上的正投影存在第一交叠区域，第一交叠区域位于子像素区域；

第一绝缘层，位于第一有源层和第一导电层之间；

第二绝缘层，位于第一有源层和第一导电层的背离基底的一侧；

像素电极，位于第二绝缘层的背离基底的一侧，像素电极与第一有源层连接。

在一个实施例中，第一有源层在子像素区域内沿第一方向延伸，在第一方向上，相邻的子像素区域中的第一有源层沿第二方向彼此错开设置。

在一个实施例中，第一有源层的延伸方向与第一方向不垂直，第一有源层的延伸方向与第二方向不垂直。

在一个实施例中，阵列基板还包括平坦层和连接极，平坦层位于第二绝缘层和像素电极之间，连接极位于第二绝缘层与平坦层之间，第二绝缘层开设有贯穿第二绝缘层的第三过孔，连接极通过第三过孔与第一有源层连接；平坦层开设有第四过孔，像素电极通过第四过孔与连接极连接，连接极的材质包括透明导电材料。

在一个实施例中，第三过孔在基底上的正投影与第一交叠区域位于同一个子像素区域。

在一个实施例中，第四过孔在基底上的正投影位于栅线在基底上的正投影的范围内；阵列基板还包括第三绝缘层和凸台，第三绝缘层位于像素电极的背离基底的一侧，凸台位于第三绝缘层的背离基底的一侧，凸台在基底上的正投影位于第四过孔在基底上的正投影的范围内。

在一个实施例中，第一导电层位于第一有源层背离基底的一侧，数据线位于基底与第一有源层之间，数据线包括第一表面区域，第一有源层与第一表面区域的一部分搭接连接。

在一个实施例中，阵列基板还包括缓冲层，缓冲层位于数据线与第一有源层之间，缓冲层开设有第一过孔，数据线的通过第一过孔暴露的表面为第一表面区域，第一有源层通过第一过孔与第一表面区域的一部分搭接连接。

在一个实施例中，第一有源层包括位于第一交叠区域之外的第一导体化区域，第一导体化区域通过第一过孔与第一表面区域的一部分搭接连接，第一导体化区域包括沿第一导体化区域与第一表面区域的搭接边界的侧壁，侧壁的坡度角小于90°。

在一个实施例中，阵列基板还包括第四绝缘层，第四绝缘层位于第二绝缘层和连接极之间，数据线位于第二绝缘层和第四绝缘层之间。

在一个实施例中，阵列基板包括显示区以及位于显示区之外的边框区，数据线、第一有源层、第一导电层和像素电极均位于显示区，阵列基板还包括位于边框区的第一极、第二有源层、第二极和第二栅电极，第二有源层与第一有源层同层设置，第二栅电极与栅线同层设置；

第一极和第二极位于第二绝缘层的背离基底的一侧；或者，第一极和第二极与栅线同层设置。

作为本公开实施例的第二方面，本公开实施例提供一种阵列基板的制备方法，阵列基板包括沿第一方向延伸的多条栅线以及沿第二方向延伸的多条数据线，多条栅线与多条数据线相互交叉限定出多个子像素区域，阵列基板的制备方法包括：

在基底上形成第一有源层，第一有源层在基底上的正投影的至少部分位于子像素区域，第一有源层的材质包括氧化物，第一有源层与数据线连接；

在第一有源层的背离基底的一侧形成第一绝缘层；

在第一绝缘层的背离基底的一侧形成第一导电层，第一导电层包括栅线和第一栅电极，栅线的材质包括金属，第一栅电极与栅线连接，第一栅电极的材质包括透明导电材料，第一栅电极在基底上的正投影与第一有源层在基底上的正投影存在第一交叠区域，第一交叠区域位于子像素区域；

在第一导电层的背离基底的一侧形成第二绝缘层；

在第二绝缘层的背离基底的一侧形成像素电极，像素电极与第一有源层连接。

作为本公开实施例的第三方面，本公开实施例提供一种显示面板，包括本公开实施例中的阵列基板，还包括彩膜基板，彩膜基板与阵列基板相对设置，像素电极朝向彩膜基板，显示面板还包括设置在阵列基板和彩膜基板之间的液晶。

作为本公开实施例的第四方面，本公开实施例提供一种显示装置，包括本公开实施例中的阵列基板或显示面板。

本公开实施例的阵列基板，第一有源层的材质包括氧化物半导体材料，这样的第一有源层为透明材料，从而，第一有源层和第一栅电极均为透明材料。将第一有源层的至少部分设置在子像素区域，并将第一交叠区域设置在子像素区域，减少了第一有源层和第一交叠区域占用子像素区域之外的空间，提升了产品开口率。并且，由于第一有源层和第一栅电极均为透明材料，位于子像素区域的第一有源层和第一栅电极不会影响子像素区域的透过率。

上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本公开进一步的方面、实施方式和特征将会是容易明白的。

附图说明

在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本公开的一些实施方式，而不应将其视为是对本公开范围的限制。

图1为本公开一实施例中阵列基板的局部平面示意图；

图2为图1所示阵列基板在一个实施例中的A-A截面示意图；

图3为本公开另一实施例中阵列基板的局部平面示意图；

图4为本公开另一实施例中阵列基板的局部平面示意图；

图5为本公开另一实施例中阵列基板的A-A截面示意图；

图6为本公开另一实施例中阵列基板的A-A截面示意图；

图7为图6中的B部分的放大示意图；

图8为本公开另一个实施例中阵列基板的A-A截面示意图；

图9为图8中C部分的放大示意图；

图10为本公开另一实施例中阵列基板的截面示意图；

图11为本公开一实施例中阵列基板的平面示意图；

图12为本公开一实施例中阵列基板的截面示意图；

图13为本公开另一实施例中阵列基板的截面示意图。

附图标记说明：

11、基底；121、数据线；13、缓冲层；141、第一导体化区域；142、第二导体化区域；143、第一沟道；15、第一绝缘层；161、栅线；162、第二栅电极；163、第一栅电极；17、第二绝缘层；18、平坦层；19、像素电极；21、连接极；22、第三绝缘层；23、凸台；24、公共电极层；25、辅助遮挡线；26、第四绝缘层；27、遮光层；31、第一过孔；32、第二过孔；33、第三过孔；34、第四过孔；35、第五过孔；41、第一极；42、第二极；144、第三导体化区域；145、第四导体化区域；146；第二沟道。

具体实施方式

在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本公开的精神或范围的情况下，可通过各种不同方式修改所描述的实施例，不同的实施例在不冲突的情况下可以任意结合。因此，附图和描述被认为本质上是示例性的而非限制性的。

图1为本公开一实施例中阵列基板的局部平面示意图，图2为图1所示阵列基板在一个实施例中的A-A截面示意图，图3为本公开另一实施例中阵列基板的局部平面示意图，图4为本公开另一实施例中阵列基板的局部平面示意图。在一个实施例中，如图1和图2所示，阵列基板包括沿第一方向X延伸的多条栅线161以及沿第二方向Y延伸的多条数据线121。多条栅线161沿第二方向Y依次间隔排布，多条数据线121沿第一方向X依次间隔排布。多条栅线161与多条数据线121相互交叉限定出多个子像素区域。阵列基板包括基底11、第一有源层140、第一导电层、第一绝缘层15、第二绝缘层17和像素电极19。其中，第二方向Y与第一方向X不平行。示例性地，第二方向Y与第一方向X垂直。

如图2所示，第一有源层140位于基底11的一侧，第一有源层140在基底11上的正投影至少部分位于子像素区域。第一有源层140的材质包括氧化物，第一有源层140与数据线121连接。

第一导电层位于基底11的朝向第一有源层140的一侧，第一导电层包括栅线161和第一栅电极163。栅线161的材质可以包括导电金属。第一栅电极163与栅线161连接。第一栅电极163的材质包括透明导电材料。第一栅电极163在基底11上的正投影与第一有源层140在基底11上的正投影存在第一交叠区域。第一交叠区域位于子像素区域。

第一绝缘层15位于第一有源层140和第一导电层之间。第二绝缘层17位于第一有源层140和第一导电层的背离基底11的一侧。像素电极19位于第二绝缘层17的背离基底11的一侧，像素电极19与第一有源层140连接。

本公开实施例的阵列基板，第一有源层140的材质包括氧化物半导体材料，这样的第一有源层140为透明材料，从而，第一有源层140和第一栅电极163均为透明材料。将第一有源层140的至少部分设置在子像素区域，并将第一交叠区域设置在子像素区域，减少了第一有源层140和第一交叠区域占用子像素区域之外的空间，提升了像素开口率。并且，由于第一有源层140和第一栅电极163均为透明材料，位于子像素区域的第一有源层140和第一栅电极163不会影响子像素区域的透过率。

本公开的技术方案，可以应用在超高PPI的显示产品中，当应用于超高PPI显示产品中时，第一有源层采用透明材料，第一栅电极采用透明材料，且第一有源层的至少部分位于子像素区域，第一交叠区域位于子像素区域，减少了第一有源层和第一栅电极对非像素区域的占用，提高了产品开口率，降低了超高PPI产品中的金属走线对产品开口率的影响。

示例性地，基底11的材质可以包括玻璃，例如，基底11的材质为玻璃。示例性地，基底11的材质可以包括有机材料，例如，基底11的材质可以为聚酰亚胺(PI)。

第一有源层140的材质可以包括氧化物半导体材料，第一有源层140的材料可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)或铟锌氧化物(Indium Zinc Oxide，IZO)或铟镓氧化物(Indium Gallium Oxide，IGO)等，或者第一有源层140的材质可以为进行掺杂的氧化物半导体材料。

示例性地，第一有源层140的材料可以包括高迁移率、高光稳定性的氧化物半导体材料，例如，第一有源层140的材料可以包括掺杂稀土元素的氧化物半导体。高光稳定性的氧化物材料受光照影响比较小，高光稳定性氧化物作为有源层的薄膜晶体管，在受到光照后，其负偏比较小，负偏一般小于1V。本公开实施例的第一有源层140，受光照影响比较小，可以不设置遮光层27(如图10所示)。

如图2所示，第一有源层140相比于第一导电层靠近基底，也就是说，第一导电层位于第一有源层140背离基底11的一侧。在另一个实施例中，第一导电层相比于第一有源层140靠近基底11，也就是说，第一有源层140位于第一导电层背离基底11的一侧。

如图1所示，第一有源层140在子像素区域内可以沿第一方向X延伸。第一栅电极163在子像素区域内可以沿第二方向Y延伸。在第一方向X上，相邻的子像素区域中的第一有源层140可以位于同一条沿第一方向X延伸的直线上。

在一个实施例中，如图3所示，在第一方向X上，相邻的子像素区域中的第一有源层140彼此错开设置。如图3所示，第一有源层140在第一方向X上彼此错开设置，在第二方向Y上彼此错开设置。如果将相邻的两个子像素区域中的两个第一有源层140均沿第一方向X平移至同一条沿第二方向Y延伸的直线上，那么，这两个第一有源层140不存在交叠区域。例如，在图1中，将子像素区域P1中的第一有源层140与子像素区域P2中的第一有源层140均沿第一方向X平移至同一条数据线121a上，这两个第一有源层140不存在交叠区域。

在图1所示实施例中，在第一方向X上，相邻的子像素区域中的第一有源层140位于同一条沿第一方向X延伸的直线上，为了满足第一有源层140制程工艺的需求，相邻的两个第一有源层140沿第一方向X的间距d需要大于或等于预设值。这样就会导致在第一方向X上设置的第一有源层140的数量受到限制，使得第一方向X上的子像素数量受到限制，限制了分辨率的提升。

图3所示实施例中，通过将第一方向X上的相邻的第一有源层140设置为彼此错开，可以减小间距d的数值，例如图3中的d2可以小于图1中的d1。从而可以增加第一方向X上的第一有源层140的数量，增加第一方向X上的子像素数量，提升产品的分辨率，有利于实现产品的超高分辨率。

在一个实施例中，如图4所示，第一有源层140的延伸方向与第一方向X不垂直，第一有源层140的延伸方向与第二方向Y不垂直。也就是说，第一有源层140在子像素区域中，相对于栅线和数据线均倾斜设置。这样就可以减小第一有源层140在第一方向X上的尺寸，可以增加第一方向X上的第一有源层140的数量，增加第一方向X上的子像素数量，提升产品的分辨率。

在一个实施例中，如图2所示，阵列基板还可以包括平坦层18和连接极21。平坦层18位于第二绝缘层17和像素电极19之间，连接极21位于第二绝缘层17与平坦层18之间。第二绝缘层17开设有贯穿第二绝缘层17的第三过孔33，连接极21通过第三过孔33与第一有源层140连接。平坦层18开设有第四过孔34。第四过孔34暴露连接极21的至少部分表面。像素电极19通过第四过孔34与连接极21连接，连接极21的材质包括透明导电材料。采用透明导电材料的连接极21不会遮挡光线，从而可以进一步提高产品的开口率和透过率。

本公开实施例中，透明导电材料可以包括氧化铟锡(ITO)或氧化铟锌(IZO)等。连接极21的材质可以包括ITO、IZO中的至少一种。

图2所示的阵列基板中，像素电极19通过连接极21与第一有源层140直接连接，减少了漏电极金属层的使用。这样的结构，减少了不透光金属图案，提高了阵列基板的开口率和透过率。

在一个实施例中，如图1～图4所示，第四过孔34在基底11上的正投影位于栅线161在基底11上的正投影的范围内。阵列基板还可以包括第三绝缘层22和凸台23。第三绝缘层22位于像素电极19的背离基底11的一侧。凸台23位于第三绝缘层22的背离基底11的一侧，凸台23在基底11上的正投影位于第四过孔34在基底11上的正投影的范围内。

需要说明的是，在LCD中，凸台23可以用于支撑彩膜基板上的主隔垫物，保持LCD的盒厚。将第四过孔34在基底11上的正投影设置为位于栅线161在基底11上的正投影的范围内，凸台23在基底11上的正投影设置为位于第四过孔34在基底11上的正投影的范围内，这就使得凸台23在基底11上的正投影位于栅线161在基底11上的正投影的范围内，避免凸台23影响产品的开口率。

将第四过孔34在基底11上的正投影设置为位于栅线161在基底11上的正投影的范围内，可以防止第四过孔34漏光。

另外，第四过孔34位置为凹坑位置，如果凸台23位于第四过孔34之外的位置，第四过孔34位置的凹坑会影响阵列基板上表面的平整性，进而影响配向膜的平整性，影响液晶配向。在形成凸台23过程中，用于形成凸台23的材料可以填充第四过孔34位置的凹坑，进而在填充后的凹坑上方形成凸台23，这就使得凸台23被凸台23材料支撑，可以增加凸台23的稳定性。并且，凸台23位于第四过孔34位置，可以避免第四过孔34位置的凹坑对阵列基板上表面的平整性造成影响，可以提高阵列基板上表面的平整性，进而提高配向膜的平整性，有利于液晶配向。

在一个实施例中，平坦层18的材料可以包括有机材料，例如平坦层18的材料可以包括有机树脂材料或者光刻胶等。

在一个实施例中，凸台23的材料可以包括有机材料，例如平坦层18的材料可以包括有机树脂材料或者光刻胶等。

在一个实施例中，如图1～图4所示，第三过孔33在基底11上的正投影与第一交叠区域位于同一个子像素区域。需要说明的是，数据线121中与第一有源层140连接的部分可以看做源电极，连接极21可以看做漏电极。源电极和漏电极为一个薄膜晶体管中的结构。可以理解的是，过孔容易造成漏光。将第三过孔33设置在子像素区域，由于子像素区域就是透光区，从而可以避免第三过孔33造成不必要的漏光。将第三过孔33在基底11上的正投影设置为与第一交叠区域位于同一个子像素区域，这样就可以避免第三过孔33占用其它子像素区域的空间，可以增大子像素区域中的像素电极的面积，避免子像素区域边缘位置液晶分子紊乱，提升显示效果。

图5为本公开另一实施例中阵列基板的A-A截面示意图。在一个实施例中，如图5所示，第一导电层位于第一有源层140背离基底11的一侧，数据线位于基底11与第一有源层140之间。数据线121包括第一表面区域，第一有源层140与第一表面区域的一部分搭接连接。在图5所示实施例中，第一有源层140与数据线121之间无绝缘层。数据线121的背离基底11的表面均为第一表面区域。

相关技术中，数据线位于栅线背离第一有源层140的一侧，数据线与第一有源层140之间间隔有至少两个绝缘膜层，数据线与第一有源层140连接电阻较大，增大了产品功耗。图5所示实施例中，将数据线121设置在基底11与第一有源层140之间，可以减小数据线121与第一有源层140之间的连接电阻，降低产品功耗。

图6为本公开另一实施例中阵列基板的A-A截面示意图。在一个实施例中，如图6所示，阵列基板还可以包括缓冲层13，缓冲层13位于数据线121和第一有源层140之间。缓冲层13开设有第一过孔31，第一过孔31在基底11上的正投影与数据线121在基底11上的正投影至少部分交叠。数据线121通过第一过孔31暴露的表面为第一表面区域。第一有源层140通过第一过孔31与第一表面区域的一部分搭接连接。

图7为图6中的B部分的放大示意图。可以理解的是，在形成第一有源层140的图案后，要对第一有源层140进行导体化，从而，第一有源层140包括第一导体化区域141、第二导体化区域142，以及位于第一导体化区域141和第二导体化区域142之间的第一沟道143。第一导体化区域141与第一表面区域的一部分搭接连接。像素电极与第二导体化区域142连接。如图7所示，对第一有源层140进行导体化后，存在导体化区域的上表面部分(即靠近上表面的部分)导体化充分，而下表面部分(靠近下表面的部分)导体化不足的问题。例如，第一导体化区域141的上表面部分(即靠近上表面的部分)141a导体化充分，而第一导体化区域141的下表面部分(靠近下表面的部分)141b导体化不足的问题。

如果第一导体化区域141与第一表面区域的全部搭接连接，将会使得第一表面区域仅与第一导体化区域141下表面部分141b搭接连接。第一导体化区域141的下表面部分141b导体化不足，使得第一导体化区域141与数据线121接触电阻偏大，导致薄膜晶体管的开启电流I

本公开实施例中，如图5和图6所示，第一有源层140与第一表面区域的一部分搭接连接，使得第一表面区域不仅与第一导体化区域141的下表面部分141b接触连接，而且与第一导体化区域141的上表面部分141a接触连接。即使第一导体化区域141的下表面部分141b存在导体化不足的问题，第一表面区域与第一导体化区域141的上表面部分141a的接触连接，可以使得数据线121与第一导体化区域141保持良好的电接触，降低数据线121与第一导体化区域141之间的接触电阻，避免数据线121与第一导体化区域141由于导体化不足出现的接触电阻偏大、薄膜晶体管开启电流I

在一个实施例中，如图7所示，第一导体化区域141包括侧壁，侧壁沿第一导体化区域141与第一表面区域的搭接边界设置，侧壁的坡度角β小于90°。将侧壁的坡度角β设置为小于90°，使得侧壁位置的第一有源层140材料厚度较小，有利于侧壁位置的第一有源层140材料的完全导体化。从而，当存在导体化不足问题时，侧壁位置第一有源层140材料的完全导体化可以进一步增大第一表面区域与第一导体化区域141的接触面积，降低数据线121与第一导体化区域141的接触电阻，提高薄膜晶体管的性能。

示例性地，侧壁的坡度角β可以小于90°的任意值，例如坡度角β可以为30°、45°或60°。

图8为本公开另一个实施例中阵列基板的A-A截面示意图，图9为图8中C部分的放大示意图。在一个实施例中，如图8和图9所示，第一导体化区域141开设有贯穿第一有源层140材料的第二过孔32，第二过孔32在基底11上的正投影与第一表面区域在基底11上的正投影部分交叠，使得第一表面区域的部分表面通过第二过孔32暴露，进而使得第一导体化区域141与第一表面区域的一部分搭接连接。从图9中可以看出，第一表面区域不仅与第一导体化区域141的下表面部分141b接触连接，而且与第一导体化区域141的上表面部分141a接触连接。即使第一导体化区域141的下表面部分141b存在导体化不足的问题，第一表面区域与第一导体化区域141的上表面部分141a的接触连接，可以使得数据线121与第一导体化区域141保持良好的电接触，降低了数据线121与第一导体化区域141之间的接触电阻。

在一个实施例中，如图2所示，阵列基板还可以包括第四绝缘层26，第四绝缘层26位于第二绝缘层17和连接极之间，数据线121位于第二绝缘层17和第四绝缘层26之间。数据线121通过贯穿第四绝缘层26和第二绝缘层17的第五过孔35与第一有源层140连接。

在另一个实施例中，数据线121可以与连接极21同层设置，也就是说，数据线121可以位于第二绝缘层17与平坦层18之间。数据线121的材料可以包括导电金属。

需要说明的是，本公开中，E与F同层设置，也就是说，E和F位于相同的两个膜层之间。例如，数据线121与连接极21同层设置，也就是说，数据线121与连接极21均位于第二绝缘层17与平坦层18之间。

示例性地，数据线121的宽度可以为0.5μm～2μm(包括端点值)。例如，数据线121的宽度可以为0.5μm、1μm、1.5μm或2μm。

在一个实施例中，如图2和图5所示，阵列基板还可以包括第三绝缘层22和辅助遮挡线25。第三绝缘层22位于像素电极19的背离基底11的一侧。辅助遮挡线25位于第三绝缘层22的背离基底11的一侧。辅助遮挡线25在基底11上的正投影位于数据线121在基底11上的正投影范围内。辅助遮挡线25的材料可以为不透光的导电材料，例如金属。

相关技术中，对于LCD产品，在彩膜基板上设置黑矩阵来遮挡光线避免像素之间的串色。彩膜基板上的黑矩阵相对于阵列基板来说距离背光更远，防止串色的效果有限。本公开实施例的阵列基板，在阵列基板上设置辅助遮挡线25，辅助遮挡线25相对于黑矩阵距离背光更近，可以更好地遮挡光线，改善相邻像素之间的串色，提高显示效果。

在一个实施例中，如图2和图5所示，阵列基板还包括公共电极层24。公共电极层24位于第三绝缘层22的背离基底11的一侧，公共电极层24与辅助遮挡线25接触连接。将辅助遮挡线25设置为与公共电极层24连接，使得辅助遮挡线25可以连接公共电极信号，避免辅助遮挡线25处于浮动状态导致的不稳定；并且，将辅助遮挡线25与公共电极层24连接，可以避免辅助遮挡线25避让公共电极层24，可以将辅助遮挡线25和公共电极层24同时设置在第三绝缘层22的上表面上，简化制程工艺。

在一个实施例中，如图2和图5所示，辅助遮挡线25在基底11上的正投影位于公共电极层24在基底11上的正投影的范围内。如图2和图5所示，辅助遮挡线25可以设置在第三绝缘层22的背离基底11的一侧，公共电极层24设置在辅助遮挡线25的背离基底11的一侧。

在另一个实施例中，如图6所示，公共电极层24可以设置在第三绝缘层22的背离基底11的一侧，辅助遮挡线25设置在公共电极层24的背离基底11的一侧。

图10为本公开另一实施例中阵列基板的截面示意图。在一个实施例中，如图10所示，阵列基板还可以包括遮光层27。遮光层27位于基底11与缓冲层13之间。遮光层27在基底11上的正投影包含第一沟道143在基底11上的正投影。

通过设置遮光层27，可以提升对第一沟道143的遮光效果，避免第一沟道143受到光照产生负偏，进一步提升薄膜晶体管的性能。

图11为本公开一实施例中阵列基板的平面示意图。图12为本公开一实施例中阵列基板的截面示意图，图13为本公开另一实施例中阵列基板的截面示意图。

在一个实施例中，如图11所示，阵列基板包括显示区101和位于显示区之外的边框区102。数据线121、第一有源层140、第一导电层、像素电极19均位于显示区。

阵列基板还包括位于边框区102的第二薄膜晶体管，第二薄膜晶体管可以包括第一极41、第二有源层、第二极42和第二栅电极162。第一极41和第二极42中的一个可以为源电极，另一个可以为漏电极。第二栅电极162与栅线同层设置，也就是说，第二栅电极162和栅线位于相同的两个膜层之间，例如，栅线位于第一绝缘层15和第二绝缘层17之间，第二栅电极162也位于第一绝缘层15和第二绝缘层17之间。

如图12和图13所示，第二有源层与第一有源层140同层设置。例如，第二有源层与第一有源层140位于相同的两个膜层之间，例如，在图12中，第二有源层与第一有源层140均位于缓冲层13与第一绝缘层15之间。

在一个实施例中，第二有源层与第一有源层140同时形成，第二有源层与第一有源层140的材质相同。在另一个实施例中，第二有源层的材质与第一有源层140的材质不相同，第二有源层的材质可以包括非晶硅(a-Si)、多晶硅(p-Si)、六噻吩、聚噻吩等各种材料。

如图12和图13所示，第二有源层包括第三导体化区域144、第四导体化区域145以及位于第三导体化区域144和第四导体化区域145之间的第二沟道146。第三导体化区域144与第一极41连接，第二极42与第四导体化区域145连接。第二沟道146在基底11上的正投影位于第二栅电极162在基底11上的正投影的范围内。

在一个实施例中，如图12所示，第一极41和第二极42可以与栅线161同层设置。也就是说，第一极41和第二极42位于第一绝缘层15和第二绝缘层17之间，第一极41和第二极42分别通过贯穿第一绝缘层15的过孔与第三导体化区域144和第六导体化区域145连接。

在一个实施例中，如图13所示，第一极41和第二极42可以位于第二绝缘层17的背离基底11的一侧。示例性地，第一极41和第二极42可以与连接极21同层设置，也就是说，第一极41和第二极42可以位于第二绝缘层17与平坦层18之间。在第一极41和第二极42与连接极21同层设置时，第一极41和第二极42的材质可以与连接极21的材质相同，也可以不相同。当第一极41和第二极42的材质可以与连接极21的材质不相同时，第一极41和第二极42与连接极21可以通过不同的图案化工艺形成。第一极41通过贯穿第二绝缘层17和第一绝缘层15的第七过孔与第三导体化区域144连接，第二极42通过贯穿第二绝缘层17和第一绝缘层15的第八过孔与第四导体化区域145连接。另一个实施例中，第一极41和第二极42可以位于第四绝缘层26和平坦层18之间。

位于边框区的第二薄膜晶体管通常用于栅驱动电路(GOA电路)，在GOA电路中，薄膜晶体管承受的电压与电流高于显示区中的薄膜晶体管。在本公开实施例中，边框区中的第二薄膜晶体管的第一极41和第二极42的材料可以均采用导电金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。这样就可以增强第二薄膜晶体管的耐压能力，满足GOA电路的需求。

本公开实施例的阵列基板中，与子像素区域对应的薄膜晶体管的第一有源层140采用氧化物材料，GOA电路中的薄膜晶体管的第二有源层可以采用氧化物材料、非晶硅(a-Si)、多晶硅(p-Si)、六噻吩或者聚噻吩等各种材料。

本公开实施例还提供一种阵列基板的制备方法。阵列基板包括沿第一方向延伸的多条栅线以及沿第二方向延伸的多条数据线，多条栅线与多条数据线相互交叉限定出多个子像素区域。在一种实施例中，阵列基板的制备方法可以包括：

在步骤S11中，在基底11的一侧形成第一有源层140，第一有源层140在基底11上的正投影的至少部分位于子像素区域，第一有源层140的材质包括氧化物半导体材料，第一有源层140与数据线连接。

在步骤S12中，在第一有源层140的背离基底11的一侧形成第一绝缘层15。

在步骤S13中，在第一绝缘层15的背离基底11的一侧形成第一导电层，第一导电层包括栅线161和第一栅电极163，栅线161的材质包括导电金属，第一栅电极163与栅线161连接，第一栅电极163的材质包括透明导电材料，第一栅电极163在基底11上的正投影与第一有源层140在基底11上的正投影存在第一交叠区域，第一交叠区域位于子像素区域。

在步骤S14中，在第一导电层的背离基底11的一侧形成第二绝缘层17。

在步骤S15中，在第二绝缘层17的背离基底11的一侧形成像素电极19，像素电极19与第一有源层140连接。

本公开实施例的阵列基板的制备方法，保留第一绝缘层15，也就是说，有源层被第一绝缘层15覆盖，采用离子掺杂工艺对第一待导体化部分和第二待导体化部分进行导体化，可以减少膜层氧的扩散，进一步提升短沟道的效果，有利于短沟道薄膜晶体管器件的形成。

示例性地，第一有源层140的材料可以包括高迁移率、高光稳定性的氧化物材料，例如，第一有源层140的材料可以包括掺杂稀土元素的氧化物半导体。示例性地，第一有源层140可以为氧化物材料，第一有源层140的材料的迁移率大于20厘米2/(伏·秒)。第一有源层140的材料光稳定性可以采用NBTIS值来表示，例如，第一有源层140的薄膜晶体管在2小时内的负偏小于2V，测试条件为：光照温度为65℃～75℃，光照强度为6000尼特～30000尼特，栅电极电压20V～30V。本公开实施例，利用高迁移率材料的高迁移率和离子掺杂工艺来确保薄膜晶体管的充电率，不再需要采用第二绝缘层17的高温退火来激活第一有源层140的导体化区域，因此，可以取消第二绝缘层17的高温退火工艺，进一步简化工艺。

下面通过图2所示阵列基板的制备过程进一步说明本公开实施例的技术方案。可以理解的是，本文中所说的“图案化”，当图案化的材质为无机材质或金属时，“图案化”包括涂覆光刻胶、掩膜曝光、显影、刻蚀、剥离光刻胶等工艺，当图案化的材质为有机材质时，“图案化”包括掩模曝光、显影等工艺，本文中所说的蒸镀、沉积、涂覆、涂布等均是相关技术中成熟的制备工艺。

在步骤S11中，在基底的一侧形成第一有源层140。该步骤可以包括：在基底上沉积缓冲层13；在缓冲层13的背离基底11的一侧沉积第一有源薄膜；采用图案化工艺对第一有源薄膜进行处理，形成第一有源层140，第一有源层140在基底11上的正投影的至少部分位于子像素区域，第一有源层140的材质包括氧化物半导体材料。缓冲层的材质可以包括氧化硅、氮化硅、氮氧化硅中的至少一种，缓冲层可以为单层结构，也可以为两层以上的复合膜层结构。缓冲层的厚度可以为1000埃米～6000埃米。第一有源层140的材质可以包括氧化物半导体材料，第一有源层140的材料可以包括铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)或铟锌氧化物(Indium Zinc Oxide，IZO)或铟镓氧化物(Indium Gallium Oxide，IGO)等，或者第一有源层140的材质可以为进行掺杂的氧化物半导体材料。采用氧化物半导体材料的第一有源层140具有较高的透过率，这样的第一有源层140，可以提高产品的透过率，可以体现产品的开口率。

在步骤S12中，在第一有源层140的背离基底的一侧形成第一绝缘层15。第一绝缘层15的厚度可以为500埃米～3000埃米。

在步骤S13中，在第一绝缘层15的背离基底11的一侧形成第一导电层。该步骤可以包括：在第一绝缘层15的背离基底的一侧形成栅线161；在栅线161的背离基底11的一侧沉积透明导电薄膜；对透明导电薄膜进行图案化处理，形成第一栅电极163。栅线161的材质包括导电金属，第一栅电极163与栅线161连接，第一栅电极163的材质包括透明导电材料。第一栅电极163在基底上的正投影与第一有源层140在基底11上的正投影存在第一交叠区域，第一交叠区域位于子像素区域。在其它实施例中，可以在第一绝缘层15的背离基底11的一侧先形成第一栅电极163，然后再形成栅线161。

在步骤S14中，在第一导电层的背离基底11的一侧形成第二绝缘层17。第二绝缘层17设置有第六过孔，第六过孔可以暴露第一有源层140的第一导体化区域的至少部分表面。

在步骤S15中，在第二绝缘层17的背离基底11的一侧形成像素电极19，像素电极19与第一有源层140连接。该步骤可以包括：在第二绝缘层17的背离基底11的一侧形成数据线121，数据线121通过第六过孔与第一导体化区域连接；在数据线121的背离基底11的一侧形成第四绝缘层26，第四绝缘层26设置有贯穿第四绝缘层26、第二绝缘层17和第一绝缘层15的第三过孔33，第三过孔33暴露第一有源层140的第二导体化区域的至少部分表面；在第四绝缘层26的背离基底11的一侧形成连接极21，连接极21通过第三过孔33与第一有源层140的第二导体化区域连接；在连接极21的背离基底11的一侧形成平坦层18，平坦层18设置有第四过孔34，第四过孔34暴露连接极21的至少部分表面；在平坦层18的背离基底11的一侧形成像素电极19，像素电极19通过第四过孔与连接极21连接。

在示例性实施例中，第一绝缘层15、第二绝缘层17、第三绝缘层22、、第四绝缘层26、缓冲层13可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。缓冲(Buffer)层，用于提高基底11的抗水氧能力，第一绝缘层15可以称为栅绝缘(GI)层，第二绝缘层17可以称为层间绝缘(ILD)层。数据线121、栅线161、第一极41、第二极42可以采用导电金属材料，如银(Ag)、铜(Cu)、铝(Al)、钛(Ti)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。

本公开实施例还提供一种显示面板，显示面板可以包括本公开任一实施例中的阵列基板，还可以包括彩膜基板，彩膜基板与阵列基板相对设置。阵列基板的像素电极19朝向彩膜基板。彩膜基板包括第二基底，第二基底的朝向阵列基板的一侧设置有黑矩阵。彩膜基板还可以包括位于各子像素区域的彩膜，黑矩阵可以位于相邻的彩膜之间。栅线161和数据线121在基底11上的正投影位于黑矩阵在基底11上的正投影的范围内。

示例性地，辅助遮挡线25在基底11上的正投影位于黑矩阵在基底11上的正投影的范围内。

示例性地，显示面板还可以包括位于阵列基板和彩膜基板之间的液晶。

本公开实施例还提供一种显示装置，显示装置可以包括本公开任一实施例中的阵列基板或者包括本公开实施例中的显示面板。

显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

显示装置可以应用于VR或AR场景中。

需要说明的是，本公开在不同实施例中描述的显示区的结构和边框区的结构在不冲突的情况下可以任意相互结合。

在本说明书的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者多个该特征。在本公开的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本公开中的具体含义。

在本公开中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度小于第二特征。

上文的公开提供了许多不同的实施方式或例子用来实现本公开的不同结构。为了简化本公开，上文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本公开。此外，本公开可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。

以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。