半导体结构及其制备方法

技术领域

本公开涉及半导体集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

动态随机存储器(Dynamic Random Access Memory，简称DRAM)是计算机等电子设备中常用的半导体存储器，其由多个存储单元构成。其中，存储单元包括：存储电容器、以及与存储电容器电连接的晶体管。晶体管包括栅极、源区和漏区。晶体管的栅极用于与字线电连接。晶体管的源区用于构成位线接触区，以通过位线接触结构与位线电连接。晶体管的漏区用于构成存储节点接触区，以通过存储节点接触结构与存储电容器电连接。

然而，随着半导体技术的发展，集成电路中器件的特征尺寸越来越小。在半导体工艺进入深亚微米阶段后，DRAM的尺寸越来越小，位线接触结构及位线的尺寸也相应缩减，容易使得位线接触结构与位线之间具有较大的接触电阻，位线接触结构与相邻的导电结构之间具有较大的寄生电容，从而对半导体器件的电学性能产生不良影响。

发明内容

基于此，本公开实施例提供了一种半导体结构及其制备方法，可以减小位线接触结构与位线之间的接触电阻，以及位线接触结构与相邻导电结构之间的寄生电容，从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。

为了实现上述目的，一方面，本公开一些实施例提供了一种半导体结构的制备方法，包括如下步骤。

提供衬底，在所述衬底上依次形成位线接触结构及位线；所述位线包括与所述位线接触结构相连的连接层。

回刻所述位线接触结构及所述连接层的侧壁。

形成覆盖所述位线接触结构侧壁的第一硅化物层，以及覆盖所述连接层侧壁的第二硅化物层。

在一些实施例中，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；其中，所述第一硅化物层和所述第二硅化物层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

在一些实施例中，所述第一硅化物层的厚度大于所述第二硅化物层的厚度。

在一些实施例中，所述位线接触结构及所述连接层的侧壁的回刻厚度的取值范围为2nm～10nm。

在一些实施例中，所述连接层的高度为所述位线高度的35％～65％。

在一些实施例中，所述形成覆盖所述位线接触结构侧壁的第一硅化物层，以及覆盖所述连接层侧壁的第二硅化物层，包括如下步骤。

在所述位线接触结构及所述连接层被回刻后的侧壁上，沉积金属材料层。

对所得结构进行退火处理，以得到所述第一硅化物层和所述第二硅化物层。

在一些实施例中，所述对所得结构进行退火处理，以得到所述第一硅化物层和所述第二硅化物层之后，所述制备方法还包括：去除残留的所述金属材料层。

在一些实施例中，所述对所得结构进行退火处理的退火温度为300℃～700℃。

在一些实施例中，所述在所述位线接触结构及所述连接层被回刻后的侧壁上，沉积金属材料层，包括：在所述位线接触结构被回刻后的侧壁上沉积第一金属材料层；在所述连接层被回刻后的侧壁上沉积第二金属材料层；其中，所述第一金属材料层或所述第二金属材料层包括单层金属材料层或多层金属材料层的叠层。

在一些实施例中，所述形成覆盖所述位线接触结构侧壁的第一硅化物层，以及覆盖所述连接层侧壁的第二硅化物层之后，所述制备方法还包括：在所述第一硅化物层的侧壁上形成隔离结构；在所述第二硅化物层的侧壁及所述位线未被所述第二硅化物层覆盖的侧壁上形成侧墙。

在一些实施例中，所述在所述第二硅化物层的侧壁及所述位线未被所述第二硅化物层覆盖的侧壁上形成侧墙之后，所述制备方法还包括：形成存储节点接触结构；所述存储节点接触结构通过所述隔离结构与所述第一硅化物层绝缘，且所述存储节点接触结构通过所述侧墙与所述第二硅化物层绝缘。

另一方面，本公开一些实施例提供了一种半导体结构，采用如上一些实施例所述的制备方法制备获得。所述半导体结构包括：衬底、位线接触结构、第一硅化物层、位线和第二硅化物层。衬底具有位线接触孔。位线接触结构设置于所述位线接触孔内。第一硅化物层设置于所述位线接触结构的侧壁上。位线包括与所述位线接触结构相连的连接层。第二硅化物层设置于所述连接层的侧壁上。

在一些实施例中，所述位线还包括位于所述连接层背离所述衬底一侧的导电层；其中，所述第一硅化物层和所述第二硅化物层在所述衬底上的正投影至少位于所述导电层在所述衬底上的正投影范围内。

在一些实施例中，所述第二硅化物层在所述衬底上的正投影位于所述导电层在所述衬底上的正投影内，且所述第二硅化物层在所述衬底上的正投影边界与所述导电层在所述衬底上的正投影边界之间具有间隔。

在一些实施例中，所述第一硅化物层的厚度大于所述第二硅化物层的厚度。

在一些实施例中，所述连接层的高度为所述位线高度的35％～65％。

在一些实施例中，所述半导体结构还包括：隔离结构和侧墙。所述隔离结构设置于所述第一硅化物层的侧壁上。侧墙设置于所述第二硅化物层的侧壁及所述位线未被所述第二硅化物层覆盖的侧壁上。

在一些实施例中，所述半导体结构还包括：存储节点接触结构；所述存储节点接触结构通过所述隔离结构与所述第一硅化物层绝缘，且所述存储节点接触结构通过所述侧墙与所述第二硅化物层绝缘。

本公开实施例中，通过回刻位线接触结构侧壁及位线中连接层侧壁的方式，可以在减薄厚度后的位线接触结构侧壁上形成第一硅化物层，在减薄厚度后的位线连接层侧壁上形成第二硅化物层。如此，可以在确保位线及位线接触孔设计尺寸不变的情况下，利用第一硅化物层和第二硅化物层有效减小位线接触结构与位线彼此间的接触电阻。从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。

此外，本公开实施例中，通过设置第一硅化物层和第二硅化物层的厚度，例如设置第一硅化物层和第二硅化物层在衬底上的正投影至少位于位线中导电层在衬底上的正投影范围内，尤其设置第二硅化物层在衬底上的正投影位于导电层在衬底上的正投影内，且第二硅化物层在衬底上的正投影边界与导电层在衬底上的正投影边界之间具有间隔。这样可以在确保位线及位线接触孔设计尺寸不变的情况下，不仅减小位线接触结构与位线彼此间的接触电阻，还能增大位线接触结构与位线及邻近导电结构之间的距离，以有效减小寄生电容。从而可以进一步改善半导体结构的电学性能，以进一步提高半导体结构的使用可靠性及良率。

附图说明

为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例中提供的一种半导体结构的制备方法的流程示意图；

图2为一实施例中提供的形成位线接触结构和位线后所得结构的剖面示意图；

图3为一实施例中提供的回刻位线接触结构及连接层侧壁后所得结构的剖面示意图；

图4为一实施例中提供的形成第一硅化物层和第二硅化物层后所得结构的剖面示意图；

图5为另一实施例中提供的形成第一硅化物层和第二硅化物层后所得结构的剖面示意图；

图6为一实施例中提供的步骤S300的流程示意图；

图7为一实施例中提供的形成金属材料层后所得结构的剖面示意图；

图8为一实施例中提供的对金属材料层进行退火处理后所得结构的剖面示意图；

图9为一实施例中提供的另一种半导体结构的制备方法的流程示意图；

图10为一实施例中提供的形成存储节点接触结构后所得结构的剖面示意图；并且，图10亦为一实施例中提供的一种半导体结构的结构示意图。

附图标记说明：

1-衬底，10-浅沟槽隔离结构，11-位线接触孔，12-介质层，

2-位线接触结构，3-位线，31-连接层，32-第一阻挡层，33-导电层，

34-顶部隔离层，4-第一硅化物层，5-第二硅化物层，

41-金属材料层，42-残留的金属材料层，6-隔离结构，7-侧墙，

8-存储节点接触结构，81-第一导电层，82-导电过渡层层，83-第二阻挡层，

84-第二导电层，9-绝缘层，H-位线的高度，

H1-连接层的高度，H2-第一阻挡层的高度，

H3-导电层的高度，H4-顶部隔离层34的高度，

T1-位线接触结构侧壁的回刻厚度，T2-连接层侧壁的回刻厚度，

D1-第一硅化物层的厚度，D2-第二硅化物层的厚度。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。

请参阅图1，本公开一些实施例提供了一种半导体结构的制备方法，包括如下步骤。

S100，提供衬底，在衬底上依次形成位线接触结构及位线。所述位线包括与位线接触结构相连的连接层。

S200，回刻位线接触结构及连接层的侧壁。

S300，形成覆盖位线接触结构侧壁的第一硅化物层，以及覆盖连接层侧壁的第二硅化物层。

本公开实施例中，通过回刻位线接触结构侧壁及位线中连接层侧壁的方式，可以在减薄厚度后的位线接触结构侧壁上形成第一硅化物层，在减薄厚度后的位线连接层侧壁上形成第二硅化物层。如此，可以在确保位线及位线接触结构设计尺寸不变的情况下，利用第一硅化物层和第二硅化物层有效减小位线接触结构与位线彼此间的接触电阻。从而改善半导体结构的电学性能，以提高半导体结构的使用可靠性及良率。

在步骤S100中，请参阅图1中的S100及图2，提供衬底1，在衬底1上依次形成位线接触结构2及位线3。位线3包括与位线接触结构2相连的连接层31。

在一些实施例中，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅(Si)衬底、硅锗(SiGe)衬底、硅锗碳(SiGeC)衬底、碳化硅(SiC)衬底、砷化镓(GaAs)衬底、砷化铟(InAs)衬底、磷化铟(InP)衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，衬底1可以是包括诸如Si/SiGe、Si/SiC、绝缘体上硅(SOI)或绝缘体上硅锗的层状衬底。

在一个示例中，衬底1包括但不限于硅衬底或硅基衬底。衬底1具有浅沟槽隔离结构10，浅沟槽隔离结构10在衬底1内隔离出有源区。可选地，浅沟槽隔离结构10为氧化硅(SiO

可以理解，在一些实施例中，请继续参阅图2，衬底1上的有源区内设置有位线接触孔(Bit line contact，简称BLC)11，位线接触结构2填充于对应的位线接触孔11内。位线接触孔11可以为圆孔、方孔或异形孔。本公开实施例对位线接触孔11的形状及尺寸不作限定。

在一些实施例中，位线3的连接层31可以采用掺杂的多晶硅、锗硅等具有导电功能的材料形成。位线接触结构2的材料可以与位线3中连接层31的材料相同或不同。或者，位线接触结构2的材料可以与位线3中连接层31的材料相同，但二者的掺杂浓度可以不同，二者形成时的刻蚀速率可以不同，二者侧壁被回刻时的刻蚀速率也可以不同，具体可以根据实际需求选择设置。本公开实施例对此不作限定，且对于位线接触结构2及连接层31被刻蚀后的形状也不作限定。

在一个示例中，请继续参阅图2，位线3中连接层31与位线接触结构2连接之外的部分，通过介质层12与衬底1绝缘。可选地，介质层12可以为氮化硅层、氧化硅层或氮氧化硅层等绝缘层。介质层12的厚度可以根据实际需求选择设置。

在一个示例中，位线3中的连接层31与位线接触结构2均为掺杂的多晶硅层，且二者的掺杂浓度可以相同。

可以理解，在一些实施例中，请继续参阅图2，位线3还包括沿远离衬底1的方向依次设置于连接层31一侧的第一阻挡层32、导电层33和顶部隔离层34。

可选地，第一阻挡层32包括但不限于氮化钛层。例如，第一阻挡层32也可以为钛层。

可选地，导电层33包括但不限于钨金属层。例如，导电层33也可以为铜金属层或金金属层。

可选地，顶部隔离层34包括但不限于氮化硅层。例如顶部隔离层34也可以为氮氧化硅层。

上述第一阻挡层32、导电层33和顶部隔离层34均可以在沉积对应的材料层之后，通过构图工艺将各材料层图案化而获得。可选地，顶部隔离层34可以采用硬掩膜材料形成，以作为导电层33、第一阻挡层32及连接层31形成过程中的硬掩膜使用。

此处，沉积工艺包括但不限于低压化学气相沉积(LPCVD)、高密度等离子体化学气相淀积(HDPCVD)、等离子增强化学气相沉积(PECVD)或原子层化学气相沉积(ALCVD)等工艺。构图工艺包括但不限于湿法刻蚀或干法刻蚀，其中，干法刻蚀至少包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种。

在一些实施例中，连接层31的高度为位线3高度的35％～65％。例如连接层31的高度为位线3高度的35％、40％、45％、50％、55％、60％或65％。

此处，请参阅图2，在位线3采用前述结构的示例中，位线3的高度H是指：连接层31、第一阻挡层32、导电层33及顶部隔离层34的高度之和；即，H＝H1+H2+H3+H4，其中，H1为连接层31的高度，H2为第一阻挡层32的高度，H3为导电层33的高度，H4为顶部隔离层34的高度。

在步骤S200中，请参阅图1中的S200及图3，回刻位线接触结构2及连接层31的侧壁。

此处，根据位线接触结构2及连接层31的形成材料，可以合理选择刻蚀工艺进行回刻。刻蚀工艺包括但不限于湿法刻蚀或干法刻蚀，其中，干法刻蚀至少可以包括反应离子刻蚀(RIE)、感应耦合等离子体刻蚀(ICP)或高浓度等离子体刻蚀(HDP)中的任意一种。

此外，位线接触结构2及连接层31二者侧壁的回刻厚度，可以根据实际需求选择。并且，位线接触结构2及连接层31二者侧壁的回刻厚度相同或不同，均可。

可选地，位线接触结构2及连接层31的侧壁的回刻厚度的取值范围为2nm～10nm。例如，请参阅图3，位线接触结构2侧壁的回刻厚度T1为2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm或10nm。例如，连接层31侧壁的回刻厚度T2为2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm或10nm。

此外，请结合图3理解，位线接触结构2形成于位线接触孔11内，位线接触结构2侧壁的刻蚀可以通过形成于其旁侧的沟槽G进行，该沟槽G例如用于填充隔离材料，以形成位线接触结构2对应的隔离结构。

在步骤S300中，请参阅图1中的S300及图4，形成覆盖位线接触结构2侧壁的第一硅化物层4，以及覆盖连接层31侧壁的第二硅化物层5。

第一硅化物层4和第二硅化物层5可以为相同的硅化物层，也可以为不同的硅化物层。相应的，第一硅化物层4和第二硅化物层5可以同步形成，也可分步形成。本公开实施例对此不作限定。

在一些实施例中，请结合图4和图5理解，位线3还包括位于连接层31背离衬底1一侧的导电层33。第一硅化物层4形成于位线接触结构2被回刻后的侧壁上，第二硅化物层5形成于连接层31被回刻后的侧壁上，其中，第一硅化物层4和第二硅化物层5在衬底1上的正投影至少位于导电层33在衬底1上的正投影范围内。

此处，第一硅化物层4和第二硅化物层5在衬底1上的正投影至少位于导电层33在衬底1上的正投影范围内，包括：第一硅化物层4和第二硅化物层5均包括位于导电层33正下方(即竖直下方)的部分，或者，第一硅化物层4和/或第二硅化物层5在包括位于导电层33正下方(即竖直下方)的部分以外，还包括正投影位于导电层33在衬底1上正投影以外的部分。

在一个示例中，如图5中所示，第二硅化物层5在衬底1上的正投影位于导电层33在衬底1上的正投影内，且第二硅化物层5在衬底1上的正投影边界与导电层33在衬底1上的正投影边界之间具有间隔W。

由上，可结合图4和图5理解，第一硅化物层4的厚度D1和第二硅化物层5的厚度D2可以相同，也可以不同。

在一个示例中，请参阅图4，第一硅化物层4的厚度D1等于第二硅化物层5的厚度D2。

在一个示例中，请参阅图5，第一硅化物层4的厚度D1大于第二硅化物层5的厚度D2。

本公开实施例中，通过设置第一硅化物层4和第二硅化物层5的厚度，可以在确保位线3及位线接触孔11设计尺寸不变的情况下，不仅减小位线3与位线接触结构2之间的接触电阻，还可以增大位线接触结构2与位线3及邻近导电结构之间的距离，以有效减小寄生电容。从而可以进一步改善半导体结构的电学性能，以进一步提高半导体结构的使用可靠性及良率。

值得一提的是，第一硅化物层4和第二硅化物层5可以同步形成，也可以分步形成。并且，第一硅化物层4和第二硅化物层5可以直接沉积，也可以通过对多晶硅执行金属化工艺而获得。此外，第一硅化物层4和第二硅化物层5可以为单层结构，也可以为多层结构，可以根据实际需求选择设置。

为方便描述，以下一些实施例中以位线接触结构2和连接层31为掺杂的多晶硅层为例进行示意，详述了第一硅化物层4和第二硅化物层5的制备过程。

请参阅图6，在一些实施例中，步骤S300中形成覆盖位线接触结构侧壁的第一硅化物层，以及覆盖连接层侧壁的第二硅化物层，包括如下步骤。

S310，在位线接触结构及连接层被回刻后的侧壁上，沉积金属材料层。

S320，对所得结构进行退火处理，以得到第一硅化物层和第二硅化物层。

请继续参阅图6，在一些实施例中，步骤S320中对所得结构进行退火处理，以得到第一硅化物层和第二硅化物层之后，所述制备方法还包括：S330，去除残留的金属材料层。

在步骤S310中，请参阅图6中的S310及图7，在位线接触结构2及连接层31被回刻后的侧壁上，沉积金属材料层41。

此处，金属材料层41例如为金属单质层或金属化合物层。或者，金属材料层41也可以为一层材料层或多层材料层。可选地，金属材料层41为钽(Ta)金属层、钽(Ta)及钛化钽(TaTi)的叠层、氮化钨(WN)材料层或钴(Co)金属层等。

在步骤S320中，请参阅图6中的S320及图8，对图7所示的所得结构进行退火处理，以得到第一硅化物层4和第二硅化物层5。

此处，可以理解，在对图7所示的结构进行退火处理后，金属材料层41中位于位线接触结构2侧壁及连接层31侧壁的部分可以对应转化为硅化物层。

可选地，所述对所得结构进行退火处理的退火温度为300℃～700℃。例如，该退火温度可以为300℃、400℃、500℃、600℃或700℃。

在步骤S330中，请参阅图6中的S330及图8，去除残留的金属材料层42。

此处，残留的金属材料层42是指：金属材料层41被转化形成第一硅化物层4和第二硅化物层5之外的其他部分。

值得一提的是，在一些实施例中，第一硅化物层4和第二硅化物层5可以采用不同的材料，且分步形成。基于此，步骤S310中在位线接触结构2及连接层31被回刻后的侧壁上，沉积金属材料层41，可以包括：在位线接触结构2被回刻后的侧壁上沉积第一金属材料层；在连接层31被回刻后的侧壁上沉积第二金属材料层；其中，第一金属材料层或第二金属材料层包括：单层金属材料层或多层金属材料层的叠层。相应的，在形成第一金属材料层和第二金属材料层之后，可以参见前述一些实施例中的步骤S320和步骤S330进行，以制备得到第一硅化物层4和第二硅化物层5。本公开实施例对此不再展开详述。

请参阅图9，在一些实施例中，在步骤S300中形成覆盖位线接触结构2侧壁的第一硅化物层4，以及覆盖连接层31侧壁的第二硅化物层5之后，所述制备方法还包括如下步骤。

S400，在第一硅化物层的侧壁上形成隔离结构。

S500，在第二硅化物层的侧壁及位线未被第二硅化物层覆盖的侧壁上形成侧墙。

此处，应该理解的是，步骤S400和S500的执行并没有严格的顺序限制，这些步骤可以同时执行或以其它的顺序执行。而且，本公开实施例中，所述制备方法各步骤的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

在步骤S400中，请参阅图9，在第一硅化物层4的侧壁上形成隔离结构6。

上述隔离结构6可以采用具有较高介电常数的介质材料形成，隔离结构6例如为单层介质层，或者为多层介质层的叠层。隔离结构6可以通过填充前述示例中的沟槽G形成。隔离结构6用于绝缘对应的位线接触结构2，而隔离结构6覆盖于第一硅化物层4的侧壁；这也就是说，第一硅化物层4可以为等效位线接触结构的一组成部分，以确保等效位线接触结构的尺寸可以满足设计要求。(等效位线接触结构可以由位线接触结构2和第一硅化物层4共同构成)。

在步骤S500中，请参阅图9，在第二硅化物层5的侧壁及位线3未被第二硅化物层5覆盖的侧壁上形成侧墙7。

侧墙7可以采用具有较低介电常数的介质材料形成，侧墙7例如为单层介质层，或者为多层介质层的叠层。侧墙7用于绝缘对应的位线3，而侧墙7覆盖于第二硅化物层5及位线3的侧壁；这也就是说，第二硅化物层5可以为等效位线的一组成部分，以确保等效位线的尺寸可以满足设计要求。此外，侧墙7的厚度可以根据实际需求选择设置。

可选地，隔离结构6及侧墙7分别采用由第一氮化硅层、氧化硅层及第二氮化硅层层叠构成的结构。隔离结构6及侧墙7可以同步形成。

本公开实施例中，将第一硅化物层4和第二硅化物层5的形成，设置于形成位线接触结构2对应的隔离结构6及位线3对应的侧墙7之前，有利于简化半导体结构的制备流程，且降低半导体结构的制备难度，从而可以提高半导体结构的生产效率及良率。

请继续参阅图9和图10，在一些实施例中，所述制备方法还包括：S600，形成存储节点接触结构8。存储节点接触结构8通过所述隔离结构6与第一硅化物层4绝缘，且存储节点接触结构8通过所述侧墙7与第二硅化物层5绝缘。

可以理解，存储节点接触结构8通常形成于对应的存储节点接触孔内。示例地，可以在形成隔离结构6及侧墙7后的所得结构上形成存储节点接触孔，以在存储节点接触孔内形成存储节点接触结构8，并且形成位于相邻存储节点接触结构8之间的绝缘层9，以利用绝缘层9有效绝缘相邻的存储节点接触结构8。

可选地，存储节点接触结构8包括沿远离衬底1的方向依次层叠设置的第一导电层81、导电过渡层82、第二阻挡层83和第二导电层84。但并不仅限于此。第一导电层81例如为掺杂的多晶硅层。导电过渡层82例如为硅化钴层。第二阻挡层83例如为氮化钛层。第二导电层84例如为钨金属层。

可选地，绝缘层9可以为氮化硅层，例如为一层或多层的氮化硅层。并且，绝缘层9可以一次形成，也可以在制备其他层结构的过程中逐渐层叠形成。也即，此处的绝缘层9是指位于相邻存储节点接触结构8之间的整个绝缘部分。

本公开一些实施例提供了一种半导体结构，采用如上一些实施例所述的制备方法制备获得。上述制备方法所能实现的技术优势，该半导体结构也均具备，此处不再详述。

请参阅图10，所述半导体结构包括：衬底1、位线接触结构2、位线3、第一硅化物层4和第二硅化物层5。衬底1具有位线接触孔11。位线接触结构2设置于所述位线接触孔11内。第一硅化物层4设置于位线接触结构2的侧壁上。位线3包括与位线接触结构2相连的连接层31。第二硅化物层5设置于连接层31的侧壁上。

可选地，衬底1为硅衬底或硅基衬底，衬底1具有浅沟槽隔离结构10，浅沟槽隔离结构10在衬底1内隔离出有源区。浅沟槽隔离结构10例如为氧化硅(SiO

可选地，位线3包括沿远离衬底1的方向依次设置的连接层31、第一阻挡层32、导电层33和顶部隔离层34。

在一些实施例中，位线3的连接层31可以采用具有导电功能的掺杂多晶硅层或锗硅层等。位线接触结构2可以与位线3中连接层31结构相同或不同。

在一个示例中，位线3中的连接层31与位线接触结构2均为掺杂的多晶硅层，且二者的掺杂浓度可以相同。

在一个示例中，第一阻挡层32为氮化钛层或钛层。

在一个示例中，导电层33为钨金属层、铜金属层或金金属层。

在一个示例中，顶部隔离层34为氮化硅层或氮氧化硅层。

在一个示例中，位线3中连接层31与位线接触结构2连接之外的部分，通过介质层12与衬底1绝缘。可选地，介质层12可以为氮化硅层、氧化硅层或氮氧化硅层等绝缘层。介质层12的厚度可以根据实际需求选择设置。

在一些实施例中，连接层31的高度为位线3高度的35％～65％。例如连接层31的高度为位线3高度的35％、40％、45％、50％、55％、60％或65％。

在一些实施例中，第一硅化物层4和第二硅化物层5可以为相同的硅化物层，也可以为不同的硅化物层。

可选地，第一硅化物层4和第二硅化物层5在衬底1上的正投影至少位于导电层33在衬底1上的正投影范围内。

此处，第一硅化物层4和第二硅化物层5在衬底1上的正投影至少位于导电层33在衬底1上的正投影范围内，包括：第一硅化物层4和第二硅化物层5均包括位于导电层33正下方(即竖直下方)的部分，或者，第一硅化物层4和/或第二硅化物层5在包括位于导电层33正下方(即竖直下方)的部分以外，还包括正投影位于导电层33在衬底1上正投影以外的部分。

在一个示例中，第二硅化物层5在衬底1上的正投影位于导电层33在衬底1上的正投影内，且第二硅化物层5在衬底1上的正投影边界与导电层33在衬底1上的正投影边界之间具有间隔。

由上，第一硅化物层4的厚度和第二硅化物层5的厚度可以相同，也可以不同。

在一个示例中，第一硅化物层4的厚度等于第二硅化物层5的厚度。

在一个示例中，第一硅化物层4的厚度大于第二硅化物层5的厚度。

本公开实施例中，通过设置第一硅化物层4和第二硅化物层5的厚度，可以在确保位线3及位线接触孔11设计尺寸不变的情况下，不仅减小位线3与位线接触结构2之间的接触电阻，还可以增大位线接触结构2与位线3及邻近导电结构之间的距离，以有效减小寄生电容。从而可以进一步改善半导体结构的电学性能，以进一步提高半导体结构的使用可靠性及良率。

请继续参阅图10，在一些实施例中，半导体结构还包括：隔离结构6和侧墙7。隔离结构6设置于第一硅化物层4的侧壁上。侧墙7设置于第二硅化物层5的侧壁及位线3未被第二硅化物层5覆盖的侧壁上。

可选地，隔离结构6采用具有较高介电常数的介质材料形成，例如为单层介质层，或者为多层介质层的叠层。隔离结构6用于绝缘对应的位线接触结构2，而隔离结构6设置于第一硅化物层4的侧壁；这也就是说，第一硅化物层4可以为等效位线接触结构的一组成部分，以确保等效位线接触结构的尺寸可以满足设计要求。(等效位线接触结构可以由位线接触结构2和第一硅化物层4共同构成)。

可选地，侧墙7可以采用具有较低介电常数的介质材料形成，例如为单层介质层，或者为多层介质层的叠层。侧墙7用于绝缘对应的位线3，而侧墙7覆盖于第二硅化物层5及位线3的侧壁；这也就是说，第二硅化物层5可以为等效位线的一组成部分，以确保等效位线的尺寸可以满足设计要求。(等效位线可以由位线3和第二硅化物层5共同构成)。此外，侧墙7的厚度可以根据实际需求选择设置。

在一个示例中，隔离结构6及侧墙7分别采用由第一氮化硅层、氧化硅层及第二氮化硅层层叠构成的结构。

请继续参阅图10，在一些实施例中，半导体结构还包括：存储节点接触结构8。存储节点接触结构8通过所述隔离结构6与第一硅化物层4绝缘，且存储节点接触结构8通过所述侧墙7与第二硅化物层5绝缘。

可选地，存储节点接触结构8包括沿远离衬底1的方向依次层叠设置的第一导电层81、导电过渡层82、第二阻挡层83和第二导电层84。但并不仅限于此。第一导电层81例如为掺杂的多晶硅层。导电过渡层82例如为硅化钴层。第二阻挡层83例如为氮化钛层。第二导电层84例如为钨金属层。

可选地，相邻存储节点接触结构8之间还设有绝缘层9。绝缘层9可以为氮化硅层，例如为一层或多层的氮化硅层。此处，绝缘层9是指位于相邻存储节点接触结构8之间的整个绝缘部分。

综上，本公开实施例提供的半导体结构及其制备方法，可以在确保位线3及位线接触孔11设计尺寸不变的情况下，不仅减小位线接触结构2与位线3彼此间的接触电阻，还能增大位线接触结构2与位线3及邻近导电结构之间的距离，以有效减小寄生电容。从而可以有效改善半导体结构的电学性能，以进一步提高半导体结构的使用可靠性及良率。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。因此，本公开专利的保护范围应以所附权利要求为准。