一种低应力半导体器件及其制备方法、电子器件

技术领域

本申请涉及半导体技术领域，特别是涉及一种低应力半导体器件及其制备方法、电子器件。

背景技术

半导体器件是现代电子技术的重要组成部分，具有高集成电路的半导体器件可实现电路的小型化。通常采用金属膜层作为半导体器件的一部分，起到导电的作用，由此实现半导体器件中各元件之间的互连。金属膜层的结构和性能受到它所附着的基底的影响，金属膜层的应力是指其受到基底约束的作用力，按照应力产生的根源可分为热应力和本征应力，其中热应力是由金属膜层材料与基底材料之间热膨胀系数差异引起的，两种材料的热膨胀系数相差越大，热应力越大，本征应力则是由金属膜层中晶格缺陷等导致的。金属膜层的应力过大时，会导致金属膜层变形、开裂和脱模，进而导致半导体器件的失效。

传统技术在基底和金属膜层之间设置过渡层，且过渡层采用热膨胀系数在基底材料和金属膜层材料之间的非金属材料，由此可改善两者材料热膨胀系数不匹配的问题，进而降低金属膜层的应力。然而过渡层的添加对金属膜层应力的降低效果有限，在实际应用中，仍会出现金属膜层变形、开裂和脱模等问题，半导体器件的可靠性仍有待提升。此外，设置过渡层还会使制备工艺及设备更加复杂，增加了工艺成本。

因此，亟待改善半导体器件中金属膜层的应力问题，以提高半导体器件的可靠性。

发明内容

基于此，有必要提供一种低应力半导体器件及其制备方法，该半导体器件的可靠性较高。此外，还提供了包括上述低应力半导体器件的电子器件。

本申请的第一方面，提供了一种低应力半导体器件，包括多层膜结构，所述多层膜结构包括基底层和层叠设置在所述基底层上的多个金属层；

所述基底层为无机非金属基底，各所述金属层的材料选自同一种金属元素；

任意相邻两个所述金属层的厚度之比为0.6~1.5。

上述低应力半导体器件包括特定的多层膜结构，该多层膜结构包括特定组成的基底层以及层叠设置在上述基底层上的多个金属层，能够有效分散金属层的应力、防止裂纹扩展，故可降低金属层的应力，缓解金属层的变形、开裂和脱模等问题，从而提高多层膜结构的质量，改善半导体器件的可靠性。具体地，各金属层的材料选自同一种金属元素，可减少金属层内部的缺陷，进而降低其本征应力；通过控制任意相邻两个金属层的厚度之差，不仅可以有效防止裂纹扩展，而且可降低无机非金属基底与金属层之间热膨胀系数不匹配带来的不利影响，减少金属层的热应力，还能够通过各金属层应力相抵消达到降低多个金属层整体应力的效果。

此外，本申请多个金属层降低多层膜结构应力的效果，几乎不受基底层材料和金属层材料热膨胀系数差异的影响，故本申请的适用范围较广。

在其中一些实施例中，在自所述基底层至所述金属层的方向上，多个所述金属层的厚度整体上呈递增趋势。

在其中一些实施例中，任意相邻两个所述金属层中，厚度大的金属层与厚度小的金属层的厚度之比不超过1.3。

在其中一些实施例中，各所述金属层的厚度相等。

在其中一些实施例中，与所述基底层直接相邻的金属层的厚度和最外层的金属层的厚度之比为1：（1~6）。

在其中一些实施例中，所述多层膜结构满足如下（1）~（4）中的至少一个：

（1）多个所述金属层的层数为2层~20层；

（2）每一层所述金属层的厚度各自独立地选自20 nm~300 nm；

（3）所述无机非金属基底包括非晶硅基底、晶态二氧化硅基底、单晶硅基底、多晶硅基底或碳化硅基底；

（4）所述金属层为选自铜层、钛层、锆层或铝层。

在其中一些实施例中，所述基底层为非晶二氧化硅基底，所述金属层为铜层。

本申请的第二方面，提供了一种第一方面所述的低应力半导体器件的制备方法，包括以下步骤：

采用磁控溅射在所述基底层上沉积第1金属层，静置10 s~600 s；

采用磁控溅射在所述第1金属层上沉积第2金属层，静置10 s~600 s；

重复所述沉积的步骤形成第n金属层，n为＞2的整数，制备所述多层膜结构。

在其中一些实施例中，所述制备方法满足如下（1）~（3）中的至少一个：

（1）在沉积所述第1金属层之前，还包括对所述基底层进行等离子清洗的步骤；

（2）通过控制磁控溅射的时间，以获得指定厚度的各所述金属层；

（3）采用在线监测设备实时测量各所述金属层的厚度，以获得指定厚度的各所述金属层。

本申请的第三方面，提供了一种电子器件，包括第一方面所述的低应力半导体器件。

附图说明

图1为一实施方式的多层膜结构的结构示意图，其中，1-基底层，2-金属层；

图2为实施例1、实施例2和对比例1的钛薄膜的应力测试结果图；

图3为实施例1、实施例2和对比例1的钛薄膜的弓高测试结果图；

图4为实施例3、实施例4和对比例2的铜薄膜的应力测试结果图；

图5为实施例3、实施例4和对比例2的铜薄膜的弓高测试结果图。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的较佳实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。本文所使用的术语“和／或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本申请的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

本申请实施例说明书中所提到的相关成分的重量不仅仅可以指代各组分的具体含量，也可以表示各组分间重量的比例关系，因此，只要是按照本申请实施例说明书相关组分的含量按比例放大或缩小均在本申请实施例说明书公开的范围之内。具体地，本申请实施例说明书中所述的重量可以是μg、mg、g、kg等化工领域公知的质量单位。

本申请的一实施方式提供了一种低应力半导体器件，包括多层膜结构，多层膜结构包括基底层和层叠设置在基底层上的多个金属层；

基底层为无机非金属基底，各金属层的材料选自同一种金属元素；

任意相邻两个金属层的厚度之比为0.6~1.5。

半导体器件是将多个电子元件集成到一个衬底上的器件，本实施例的低应力半导体器件包括多层膜结构，该结构可作为“导线”，实现多个电子元件之间的互连。进一步地，电子元件包括但不限于晶体管、电阻和电容。示例性地，本实施例的多层膜结构如图1所示，其包括基底层1，和设置在基底层1上的多个金属层2。

可理解地，在本实施例中，任意相邻两个金属层的厚度可以是相同的，也可以是不同的。当相邻两个金属层的厚度相同时，两者的厚度比为1。当相邻两个金属层的厚度不同时，任意相邻两个金属层的厚度之比为0.6~1.5。可选地，上述厚度之比可以为0.6、0.7、0.8、0.9、1.1、1.2、1.3、1.4或1.5。需要说明的是，上述厚度之比可理解为任意两个金属层之间的厚度误差。示例性地，当金属层A的厚度为20 nm，且与金属层A相邻的金属层B的厚度为30 nm时，金属层A与金属层B的厚度比为0.67，金属层B与金属层A的厚度比为1.5。

进一步地，各金属层的厚度可以是连续变化的，如自基底层至金属层的方向上依次设置第1金属层、第2金属层和第3金属层，第1金属层的厚度为20 nm，第2金属层的厚度为25 nm，第3金属层的厚度为30 nm；各金属层的厚度还可以是非连续变化的，如第1金属层的厚度为50 nm，第2金属层的厚度为55 nm，第3金属层的厚度为65 nm。

上述低应力半导体器件包括特定的多层膜结构，该多层膜结构包括特定组成的基底层以及层叠设置在上述基底层上的多个金属层，能够有效分散金属层的应力、防止裂纹扩展，故可降低金属层的应力，缓解金属层的变形、开裂和脱模等问题，从而提高多层膜结构的质量，改善半导体器件的可靠性。具体地，各金属层的材料选自同一种金属元素，可减少金属层内部的缺陷，进而降低其本征应力；通过控制任意相邻两个金属层的厚度之差，不仅可以有效防止裂纹扩展，而且可降低无机非金属基底与金属层之间热膨胀系数不匹配带来的不利影响，减少金属层的热应力，还能够通过各金属层应力相抵消达到降低多个金属层整体应力的效果。

此外，本申请多个金属层降低多层膜结构应力的效果，几乎不受基底层材料和金属层材料热膨胀系数差异的影响，故本申请的适用范围较广。

在其中一些实施例中，在自基底层至金属层的方向上，多个金属层的厚度整体上呈递增趋势。

可理解地，“在自基底层至金属层的方向上，多个金属层的厚度整体上呈递增趋势”是指将多个金属层作为整体来看，靠近基底层的金属层厚度相对较小，远离基底层的金属层厚度相对较大。需要说明的是，若与基底层接触的金属层记作第1金属层，以此类推，将离基底层最远的金属层记作第n金属层（其中，n为大于2的整数），上述“递增趋势”可以是第2金属层的厚度在第1金属层厚度的基础上增加，第3金属层的厚度在第2金属层厚度的基础上再次增加，按此规律直至第n金属层；上述“递增趋势”也可以是第1~m金属层（其中，m为大于1且小于n的整数）的厚度相同，第m+1~n金属层的厚度相同，且第m+1~n金属层的厚度是在第1~m金属层厚度的基础上增加，进一步地，m可以为多个，即可含有多组厚度相同的金属层，且各组金属层的厚度是在前一组金属层厚度的基础上增加。

使多个金属层的厚度自基底层至金属层的方向呈递增趋势，即靠近基底层的金属层厚度较小，由此可降低由于基底层材料与金属层材料热膨胀系数不匹配带来的影响，减少热应力；而远离基底层的金属层厚度较大，可使位于基底层和远离基底层的金属层之间的金属层受到方向相反的作用力，进一步降低金属层的热应力。

在其中一些实施例中，任意相邻两个金属层中，厚度大的金属层与厚度小的金属层的厚度之比不超过1.3。为此范围时，可进一步降低多层膜结构的应力，进而得到可靠性更高的半导体器件。可理解地，在本实施例中，多个金属层的厚度整体上呈递增趋势，且靠近基底层的金属层厚度较小，远离基底层的金属层厚度较大。换言之，“厚度大的金属层与厚度小的金属层的厚度之比不超过1.3”是指在任意两个金属层中，相对远离基底层的金属层与相对靠近基底层的金属层的厚度之比不超过1.3。

在其中一些实施例中，各金属层的厚度相等。

在其中一些实施例中，与基底层直接相邻的金属层的厚度和最外层的金属层的厚度之比为1：（1~6）。可选地，上述厚度之比可以为1：1、1：2、1：3、1：4、1：5或1：6，通过调控上述厚度之比，可降低整个多层膜结构中各个金属层的热应力，进而提高半导体器件的可靠性。

在其中一些实施例中，多个金属层的层数为2层~20层。可选地，多个金属层的层数可以为2层、3层、4层、5层、6层、7层、8层、9层、10层、11层、12层、13层、14层、15层、16层、17层、18层、19层或20层。当金属层的层数小于2层时，不能有效降低金属层的应力，当金属层的层数大于20层时，会降低生产效率、增加生产成本。

在其中一些实施例中，多个金属层的层数为10层~20层。多个金属层的层数为此范围时，可在几乎不影响生产效率的前提下，得到应力较低的金属层。

在其中一些实施例中，每一层金属层的厚度为20 nm~300 nm。可选地，每一层金属层的厚度可以为20 nm、40 nm、60 nm、80 nm、100 nm、120 nm、140 nm、160 nm、180 nm、200nm、220 nm、240 nm、260 nm、280 nm或300 nm。金属层的厚度在上述纳米级别范围内时，可进一步降低金属层的应力。

在其中一些实施例中，无机非金属基底包括非晶硅基底、晶态二氧化硅基底、单晶硅基底、多晶硅基底或碳化硅基底。

在其中一些实施例中，金属层为铜层、钛层、锆层或铝层。

在其中一些实施例中，基底层为非晶二氧化硅基底，金属层为铜层。进一步地，与基底层直接相邻的金属层的厚度和最外层的金属层的厚度之比为1：（1~6）。

在其中一些实施例中，多层膜结构的应力的绝对值降低44 %~68.9 %。可理解地，当多层膜结构的应力为张应力时，其应力为正值；当多层膜结构的应力为压应力时，其应力为负值。即应力的正负仅代表应力的方向，在本实施例中应力的绝对值表示其应力的大小。

本申请还提供了上述低应力半导体器件的制备方法，包括以下步骤S12~S16。

S12、采用磁控溅射在基底层上沉积第1金属层，静置10 s~600 s；

S14、采用磁控溅射在第1金属层上沉积第2金属层，静置10 s~600 s；

S16、重复沉积的步骤形成第n金属层，n为＞2的整数，制备多层膜结构。

磁控溅射作为一种稳定高效的离子镀膜技术，具有设备简单、容易操作、所镀的膜层组织细密、膜层与基材结合力较强、且可以进行连续的大规模镀膜等优点。通过匹配不同的电源可以实现金属、半导体和绝缘材料的溅射，此外，通过选用不同的工作气体还可以进行反应溅射。目前磁控溅射镀膜技术已经广泛应用在光学、力学、能源、半导体等领域。

可选地，步骤S12和步骤S14的静置时间各自独立地选自10 s、50 s、100 s、150 s、200 s、250 s、300 s、350 s、400 s、450 s、500 s、550 s或600 s，上述时间还可以在10 s~600 s的范围内进行其他合适选择。

进一步可选地，步骤S12和步骤S14采用相同的静置时间。通过特定相同时间的静置处理，可形成更加致密和稳定的金属层。

本实施例采用磁控溅射制备多个金属层，不仅可以得到致密的金属层，还可以有效控制各金属层的厚度。并且在每一次磁控溅射后，静置10 s~600s之后，再进行下一次磁控溅射，由此可使每一次沉积的金属层充分冷却，进而减少该金属层内部缺陷，降低本征应力，同时还可在一定程度上降低热应力。

在其中一些实施例中，在沉积第1金属层之前，还包括对基底层进行等离子清洗的步骤。

在其中一些实施例中，等离子清洗采用的离子包括氩离子、氦离子和氧离子中的至少一种。

在其中一些实施例中，等离子清洗的电源功率为40 W~200 W。可选地，等离子清洗的电源功率可以为40 W、60 W、80 W、100 W、120 W、140 W、160 W、180 W或200 W。

在其中一些实施例中，等离子清洗的时间为10 min~30 min。可选地，等离子清洗的时间可以为10 min、15 min、20 min、25 min或30 min。

在其中一些实施例中，等离子清洗步骤在磁控溅射镀膜机中进行。可理解地，将基底层置于磁控溅射镀膜机的样品台上，并开启样品台的旋转模式，随后再进行等离子清洗。可选地，样品台的转速为3 r/min~20 r/min。

在其中一些实施例中，等离子清洗在真空度为2×10

在其中一些实施例中，通过控制磁控溅射的时间，以获得指定厚度的各金属层。可理解地，S12、S14和S16中，磁控溅射仅有时间的不同，以获得指定厚度的金属层，磁控溅射的其他工艺参数需要保持一致，以使各金属层的其他参数如致密度相近，其中磁控溅射的其他工艺参数包括但不限于溅射功率、溅射时间、溅射靶材的种类以及样品台转速。

在其中一些实施例中，采用在线监测设备实时测量各金属层的厚度，以获得指定厚度的各金属层。

在其中一些实施例中，磁控溅射的溅射功率为50 W~400 W。可选地，磁控溅射的溅射功率可以为50 W、100 W、150 W、200 W、250 W、300 W、350 W、或400 W。

在其中一些实施例中，磁控溅射在氩气氛围中进行。

在其中一些实施例中，氩气的气体流量为5 sccm~40 sccm。

在其中一些实施例中，磁控溅射的样品台的转速为3 r/min~20 r/min。

在其中一些实施例中，S12、S14和S16中磁控溅射沉积金属层包括以下步骤：开启磁控溅射阴极靶的电源，调整溅射功率至50 W~400 W，预溅射10 s~30 s对靶材进行清洗。随后打开磁控溅射机阴极的挡板，开始沉积金属层，单个金属层的厚度达到指定厚度时，关闭阴极靶的电源，停止镀膜，关闭阴极挡板。

在其中一些实施例中，多层膜结构制备在衬底上。

可理解地，上述衬底包括但不限于硅晶圆。示例性地，本实施例可应用于硅通孔技术，具体是在硅晶圆的预设通孔内设置上述多层膜结构，从而实现多个层叠设置的硅晶圆之间的电连接。

此外，本申请还提供了一种电子器件，其包括上述的低应力半导体器件。可理解地，电子器件包括但限于芯片。

以下为具体实施例。

实施例1

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为钛，金属层的层数为3层，各金属层的厚度均为100 nm。具体制备方法如下：

（1）将基底层用去离子水清洗，随后放入乙醇溶液中超声清洗10 min，取出擦拭吹干，待用。

（2）将吹干后的基底层放入磁控溅射镀膜机中的样品台上，打开真空泵组，抽真空至2×10

（3）开启磁控溅射阴极靶的电源，电源功率为100 W，对靶材进行10 s的预溅射清洗后，打开挡板，在基底层上沉积金属钛，沉积时间为435 s，随后关闭钛靶的电源和挡板，可得到厚度为100 nm的第1钛层。

（4）间隔60 s后，重复步骤（3），在第1钛层上沉积第2钛层。间隔60 s后，再次重复步骤（3），在第2钛层上沉积第3钛层，关闭镀膜设备。由此，可得到单层厚度为100 nm，总厚度为300 nm的3层结构的钛薄膜（记作T1）。

实施例2

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为钛，金属层的层数为10层，各金属层的厚度均为30 nm。其制备方法与实施例1基本相同，区别在于：

步骤（3）中沉积时间为131 s，得到厚度为30 nm的第1钛层。

步骤（4）为间隔20 s后，重复步骤（3），一共重复9次，且相邻两次之间间隔20 s，关闭镀膜设备。由此，可得到单层厚度为30 nm，总厚度为300 nm的10层结构的钛薄膜（记作T2）。

实施例3

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为10层，各金属层的厚度为100 nm。具体制备方法如下：

（1）将基底层用去离子水清洗，随后放入乙醇溶液中超声清洗20 min，取出擦拭吹干，待用。

（2）将吹干后的基底层放入磁控溅射镀膜机中的样品台上，打开真空泵组，抽真空至2×10

（3）开启磁控溅射阴极靶的电源，电源功率为200 W，对靶材进行15 s的预溅射清洗后，打开挡板，在基底层上沉积金属铜，100 s后，关闭铜靶的电源和挡板，可得到厚度为100 nm的第1铜层。

（4）间隔30 s后，重复步骤（3），一共重复9次，且相邻两次之间间隔30 s，关闭镀膜设备。由此，可得到单层厚度均为100 nm，总厚度为1000 nm的10层结构的铜薄膜（记作S1）。

实施例4

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为20层，各金属层的厚度为50 nm。其制备方法与实施例3基本相同，区别在于：

步骤（3）中沉积时间为50 s，得到厚度为50 nm的第1铜层。

步骤（4）为间隔30 s后，重复步骤（3），一共重复19次，且相邻两次之间间隔30 s，关闭镀膜设备。由此，可得到单层厚度为50 nm，总厚度为1000 nm的20层结构的铜薄膜（记作S2）。

实施例5

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为2层，各金属层的厚度为500 nm。其制备方法与实施例3基本相同，区别在于：

步骤（3）中沉积时间为500 s，得到厚度为500 nm的第1铜层。

步骤（4）为间隔30 s后，重复步骤（3），制备厚度为500 nm的第2铜层，关闭镀膜设备。由此，可得到单层厚度为500 nm，总厚度为1000 nm的2层结构的铜薄膜。

实施例6

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为10层，第1~5层的厚度为95 nm，第6~10层的厚度为105 nm。其制备方法与实施例3基本相同，区别在于：

步骤（3）中沉积时间为95 s，得到厚度为95 nm的第1铜层。

步骤（4）为间隔30 s后，重复步骤（3），一共重复4次，且相邻两次之间间隔30 s，关闭镀膜设备，得到单层厚度为95 nm的第2~5铜层。随后，间隔20 s后，重复沉积步骤5次，且每次沉积时间为105 s，得到厚度为105 nm的第6~10铜层，所得铜薄膜的总厚度为1000 nm。

实施例7

本实施例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为11层，第1~11层的厚度分别为25 nm、35 nm、50 nm、65 nm、75 nm、85 nm、100 nm、115 nm、130 nm、145 nm和175 nm。其制备方法与实施例3基本相同，区别在于：

步骤（3）中沉积时间为25 s，得到厚度为25 nm的第1铜层。

步骤（4）为间隔30 s后，重复沉积步骤10次，沉积时间依次为35 s、50 s、65 s、75s、85 s、100 s、115 s、130 s、145 s和175 s，相邻两次之间隔30 s，得到总厚度为1000 nm的11层铜薄膜。

对比例1

本对比例的基底层材料为非晶态二氧化硅，金属层的材料为钛，金属层的层数为1层，金属层的厚度为300 nm。其制备方法与实施例1基本相同，区别在于：

步骤（3）中沉积时间为1305 s，得到厚度为300 nm的单层钛薄膜（记作T0）。

对比例2

本对比例的基底层材料为非晶态二氧化硅，金属层的材料为铜，金属层的层数为1层，金属层的厚度为1000 nm。其制备方法与实施例3基本相同，区别在于：

步骤（3）中沉积时间为1000 s，得到厚度为1000 nm的单层铜薄膜（记作S0）。

实施例1~7及对比例1~2的金属层的材料、层数、各金属层的厚度、应力和弓高如表1所示。

其中，应力和弓高按照如下方法进行测试：在步骤（2）之前采用薄膜应力仪测试吹干后的基底层的曲率半径和弓高。采用相同的测试方法和仪器测试步骤（4）所得试样的曲率半径和弓高，两次测试应保持在试样的同一位置进行测试。根据两次测试的曲率变化由薄膜应力仪根据Stoney公式自动计算得出对应实施例和对比例的应力值。

表1

从上表1可知，相较于对比例1，实施例1和实施例2金属钛薄膜的应力值更低。类似地，相较于对比例2，实施例3和实施例4金属铜薄膜的的应力值更低，说明本申请的多层膜结构采用多个纳米级的金属层，能够有效分散应力，还可防止裂纹扩展，故无需在基底层和金属层之间设置过渡层，便可降低金属层的应力，提高多层膜结构的质量，获得可靠性较高的低应力半导体器件。相较于对比例2，实施例5金属铜薄膜的应力更低，但与实施例3和实施例4相比，应力略高，说明金属层的层数越多，其应力降低的效果更好。相较于对比例2和实施例3，实施例6金属铜薄膜的应力更低，说明当各金属层厚度的变化处于一定的增长趋势，且后一金属层较前一金属层的厚度增长低于30 %时，也即任意相邻两个金属层中，厚度大的金属层与厚度小的金属层的厚度之比均小于1.3时，多层膜结构的应力降低效果更明显。相较于对比例2，实施例7的应力更低，但是与实施例3和实施例6相比，其应力略高，说明当后一金属层较前一金属层的厚度变化大于30 %但仍小于50 %时，也即任意相邻两个金属层中，存在厚度大的金属层与厚度小的金属层的厚度之比大于1.3且小于1.5时，虽仍有应力降低的效果，但是效果不如厚度增长低于30 %的情况。

图2和图3分别为实施例1、实施例2和对比例1的钛薄膜的应力和弓高测试结果图。可知，实施例1和实施例2的样品弓高较小，应力值较低。

图4和图5分别为实施例3、实施例4和对比例2的铜薄膜的应力和弓高测试结果图，可知，实施例3和实施例4的样品弓高较小，应力值较低。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。