电子元件与相位侦测器

本申请是2023年5月29日提交的、发明名称为“电子元件与相位侦测器”的中国发明专利申请第2023106178100号的分案申请，第2023106178100号申请案主张2022年8月5日申请的美国正式申请案第17/881,822号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开关于一种电子元件。特别是有关于一种包括一相位侦测器的电子元件。

背景技术

一电子元件可经配置以基于一参考时钟为一集成电路的各个部分输出多个时钟。该电子元件可以包括一相位侦测器，用于控制该等输出时钟的相位。然而，在相位侦测器的任何不平衡都会影响功能。

上文的“先前技术”说明仅提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种相位侦测器，包括一第一输入缓冲器、一第二输入缓冲器、一第一输入端子、一第二输入端子以及一第一均衡器。第一输入缓冲器经配置以接收一反馈信号并产生一第一信号以及一第二信号。第二输入缓冲器经配置以接收一参考信号并产生一第三信号。第一输入端子经配置以接收该第一信号。第二输入端子经配置以接收该第三信号。第一均衡器经配置以接收该第二信号。

本公开的另一实施例提供一种电子元件，包括一接收器、一延迟线、一数据输出端以及一相位侦测器。该接收器经配置以接收一参考时钟信号并产生一第一信号以及一参考信号。该延迟线电性连接到该接收器并经配置以调整该第一信号的该相位以产生一第二信号。该数据输出端电性连接到该延迟线并提供与该第二信号相关联的一反馈信号。该相位侦测器电性连接到该数据输出端与该延迟线。该相位侦测器包括一第一输入端子、一第二输入端子、一第一输入缓冲器以及一第二输入缓冲器。该第一输入缓冲器电性连接到该第一输入端子并经配置以接收该反馈信号。该第二输入缓冲器电性连接到该第二输入端子并经配置以接收该参考信号。

上文已相当广泛地概述本公开的技术特征及优点，使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。

附图说明

借由参考详细描述以及权利要求而可以获得对本公开更完整的理解。本公开还应理解为与图式的元件编号相关联，而图式的元件编号在整个描述中代表类似的元件。

图1是方框示意图，例示本公开一些实施例的电子元件。

图2是结构示意图，例示本公开一些实施例的相位侦测器。

图3是时序图，例示本公开一些实施例的相位侦测器的操作。

图4是结构示意图，例示本公开一些实施例的相位侦测器。

图5是时序图，例示本公开一些实施例的相位侦测器的操作。

图6是结构示意图，例示本公开一些实施例的相位侦测器。

图7是流程示意图，例示本公开一些实施例的相位侦测器的控制方法。

其中，附图标记说明如下：

3：输入缓冲器

4：输入缓冲器

5：虚拟负载

7：输入缓冲器

8：输入缓冲器

10：参考时钟接收器

11：延迟线

12：放大器

13：时钟树

14：数据输出端

20：相位侦测器

22：相位侦测器

23：相位侦测器

31：反相器

32：反相器

33：反相器

41：反相器

42：反相器

43：反相器

50：集成电路

100：电子元件

200：控制方法

201：延迟线控制器

CLK0：参考时钟信号

CLK1：时钟信号

CLK2：时钟信号

CLK21～CLK2N：时钟信号

COM：第一比较节点

COMF：第二比较节点

F1：频率

FB：反馈信号

GND：接地

IN1：第一输入端子

IN2：第二输入端子

N71：n型晶体管

N72：n型晶体管

N73：n型晶体管

N81：n型晶体管

N82：n型晶体管

N83：n型晶体管

OUT：第一输出端子

OUT1：输出信号

OUTF：第二输出端子

P1：相位

P2：相位

P3：相位

P4：相位

P71：p型晶体管

P72：p型晶体管

P73：p型晶体管

P81：p型晶体管

P82：p型晶体管

P83：p型晶体管

REF：参考信号

S1：第一信号

S2：第二信号

S201：步骤

S203：步骤

S205：步骤

S207：步骤

S209：步骤

S211：步骤

S213：步骤

S3：第三信号

S4：第四信号

T11～T17，T21～T24：晶体管

Vc1：电压

Vc2：电压

VDD：供应电压

Vo1：电压

Vo2：电压

VREF：参考电压信号

具体实施方式

以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。

应当理解，尽管这里可以使用术语第一，第二，第三等来描述各种元件、部件、区域、层或区段(sections)，但是这些元件、部件、区域、层或区段不受这些术语的限制。相反，这些术语仅用于将一个元件、组件、区域、层或区段与另一个区域、层或区段所区分开。因此，在不脱离本发明进步性构思的教导的情况下，下列所讨论的第一元件、组件、区域、层或区段可以称为第二元件、组件、区域、层或区段。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

图1是方框示意图，例示本公开一些实施例的电子元件100。电子元件100包括一参考时钟接收器10、一延迟线11、一放大器12、一时钟树13、一数据输出端14以及一相位侦测器20。参考时钟接收器10电性连接到延迟线11。延迟线11电性连接到时钟树13。时钟树13电性连接到数据输出端14。数据输出端14电性连接到相位侦测器20。相位侦测器20电性连接到延迟线。

电子元件100可为一延迟锁回路(DLL)，经配置以将一或多个时钟信号提供给一集成电路50。集成电路50以虚线表示，表示电子元件100可以不包括集成电路50。在其他实施例中，集成电路50与电子元件100可以整合到一系统中并经由布线或总线进行通讯。

参考时钟接收器10经配置以接收一参考时钟信号CLK0与一参考电压信号VREF。参考时钟接收器10当作电子元件100的一缓冲器以接收参考时钟信号CLK0。参考时钟接收器10可以包括一差分放大器。参考时钟接收器10经配置以响应于参考时钟信号CLK0产生一时钟信号CLK1。由于参考时钟接收器10所引起的延迟，时钟信号CLK1可具有一相位，该相位可落后参考时钟信号CLK0的一相位。

延迟线11经配置以接收时钟信号CLK1。延迟线11可以经配置以调整时钟信号CLK1的相位。在一些实施例中，延迟线11可以包括多个串联连接的延迟单元。延迟线11可经配置以借由控制时钟信号CLK1所通过的延迟单元的数量来调整时钟信号CLK1的相位。时钟信号CLK1经过的延迟单元越多，时钟信号CLK1的相位就越延迟，反之亦然。延迟线11的该等延迟单元可以包括多个缓冲器。延迟线11经配置以响应于时钟信号CLK1与来自相位侦测器20的控制信号而产生一时钟信号CLK2，其将在后面详细讨论。

放大器12经配置以接收时钟信号CLK2。放大器经配置以提升时钟信号CLK2，使得时钟信号CLK2具有足够的信号强度用于下一级(例如时钟树13)。

时钟树13经配置以接收时钟信号CLK2。时钟树13经配置以将一全域时钟信号(例如时钟信号CLK2)分配给集成电路50的各个部分。时钟树13可以包括多级重复缓冲器以分配时钟信号CLK2并将集成电路50的每个部分的负载与一来源(例如时钟信号CLK2)隔离。在一些实施例中，时钟树13可基于时钟信号CLK2产生一个或多个时钟信号CLK21、CLK22…CLK2N到数据输出端14，其中N为一正整数。

数据输出端14经配置以接收一或多个时钟信号CLK21、CLK22…CLK2N。数据输出端14可以包括多个引脚，电性连接到集成电路50的各个部分。数据输出端14可经配置以经由多个引脚将一或多个时钟信号CLK21、CLK22...CLK2N传输到集成电路50的各个部分。数据输出端14可以经配置以将一或多个时钟信号CLK21、CLK22…CLK2N的其中之一当作一反馈信号FB而提供给相位侦测器20。反馈信号FB可以与时钟信号CLK2相关联。

相位侦测器20经配置以接收来自数据输出端14的反馈信号(或第一信号)FB。相位侦测器20经配置以接收来自参考时钟接收器20的一参考信号(或第二信号)REF。参考信号REF可以与参考时钟信号CLK0相关联。反馈信号FB的频率与参考信号REF的频率可以相同。相位侦测器20可以包括一延迟线控制器201。在其他实施例中，延迟线控制器201可以与相位侦测器20分隔开。

相位侦测器20经配置以确定反馈信号FB的相位是超前还是落后参考信号REF的相位。相位侦测器20经配置以比较反馈信号FB的相位与参考信号REF的相位。若是确定反馈信号FB的相位超前参考信号REF的相位的话，则相位侦测器20产生具有一第一数值(例如逻辑低值，“0”)的一输出信号OUT1给延迟线11。响应于输出信号OUT1，延迟线控制器201经配置以控制延迟线11而增加时钟信号CLK2的相位的延迟。在一些实施例中，延迟线控制器201经配置以增加时钟信号CLK1在当作时钟信号CLK2输出之前所经过的(延迟线11的)延迟单元。

若是确定反馈信号FB的相位落后参考信号REF的相位的话，则相位侦测器20产生具有一第二数值(例如逻辑高值，“1”)的输出信号OUT1给延迟线11。响应于输出信号OUT1，延迟线控制器201经配置以控制延迟线11而减少时钟信号CLK2的相位的延迟。在一些实施例中，延迟线控制器201经配置以减少时钟信号CLK1在当作时钟信号CLK2输出之前所经过的(延迟线11的)延迟单元。

若是反馈信号FB的相位与参考信号REF的相位相同的话，则延迟线控制器201用于控制延迟线以保持时钟信号CLK2的相位的延迟。

在一些实施例中，延迟线控制器201可以包括一移位寄存器、一计数器、一逐次逼近寄存器(SAR)计数器，或类似物。

在一些实施例中，电子元件100还可以包括一低通滤波器(图未示)，位于相位侦测器14与延迟线11之间，以滤除高频杂讯。

图2是结构示意图，例示本公开一些实施例的相位侦测器20。相位侦测器20包括晶体管T11、T12、T13、T14、T15、T16、T17、T21、T22、T23与T24。晶体管T11、T12、T13、T14、T15、T16、T17、T21、T22、T23与T24均可以包括一MOS场效应晶体管(FET)。晶体管T11、T12、T13、T14、T15、T16、T17、T21、T22、T23与T24均可以包括一p型MOSFET或一n型MOSFET。如图2所示的晶体管T11、T12、T13、T14或T17的例示晶体管将是一n型MOSFET。如图2所示的晶体管T15、T16、T21、T22、T23或T24的例示晶体管将是一p型MOSFET。

晶体管T11具有一栅极，当作一第一输入端子IN1，用以接收反馈信号(或第一信号)FB。晶体管T11具有一源极，经由晶体管T17而电性连接到一接地GND。晶体管T11具有一漏极，电性连接到晶体管T13的一源极。晶体管T11的漏极可以电性连接到晶体管T23的一漏极。连接晶体管T11的漏极、晶体管T13的源极以及晶体管T23的源极的节点称为一第一比较节点COM。

晶体管T12具有一栅极，当作一第二输入端子IN2，经配置以接收参考信号(或第二信号)REF。晶体管T12具有一源极，经由晶体管T17而电性连接到接地GND。晶体管T12具有一漏极，电性连接到晶体管T14的一源极。晶体管T12的漏极可以电性连接到晶体管T24的一漏极。连接晶体管T12的漏极、晶体管T14的源极以及晶体管T24的源极的节点称为一第二比较节点COMF。

晶体管T17具有一栅极、一漏极以及一源极，晶体管T17的栅极经配置以接收反馈信号FB，晶体管T17的漏极电性连接到晶体管T11的源极以及晶体管T12的源极，晶体管T17的源极电性连接到接地GND。晶体管T17可经配置以当作一电流源。

晶体管T13具有一栅极、源极以及一漏极，晶体管T13的栅极电性连接到晶体管T15的一栅极，晶体管T13的源极电性连接到晶体管T11的漏极，晶体管T13的漏极当作相位侦测器20的一第一输出端子OUT。晶体管T14具有一栅极、源极以及一漏极，晶体管T14的栅极电性连接到晶体管T16的一栅极，晶体管T14的源极电性连接到晶体管T12的漏极，晶体管T14的漏极当作相位侦测器20的一第二输出端子OUTF。晶体管T13的栅极电性连接到第二输出端子OUTF。晶体管T14的栅极电性连接到第一输出端子OUT。

晶体管T15具有一栅极、一漏极以及一源极，晶体管T15的栅极电性连接到第二输出端子OUTF，晶体管T15的漏极电性连接到第一输出端子OUT，晶体管T15的源极电性连接到一供应电压VDD。晶体管T16具有一栅极、一漏极以及一源极，晶体管T16的栅极电性连接到第一输出端子OUT，晶体管T16的漏极电性连接到第二输出端子OUTF，晶体管T16的源极电性连接到供应电压VDD。

晶体管T21具有一栅极、一源极以及一漏极，晶体管T21的栅极经配置以接收反馈信号FB，晶体管T21的源极电性连接到供应电压VDD，晶体管T21的漏极电性连接到第一输出端子OUT。晶体管T22具有一栅极、一源极以及一漏极，晶体管T22的栅极经配置以接收反馈信号FB，晶体管T22的源极电性连接到供应电压VDD，晶体管T22的漏极电性连接到第二输出端子OUTF。

晶体管T23具有一栅极、一源极以及一漏极，晶体管T23的栅极经配置以接收反馈信号FB，晶体管T23的源极电性连接到供应电压VDD，晶体管T23的漏极电性连接到第一比较节点COM(或是晶体管T11的漏极)。晶体管T24具有一栅极、一源极以及一漏极，晶体管T24的栅极经配置以接收反馈信号FB，晶体管T24的源极电性连接到供应电压VDD，晶体管T24的漏极电性连接到第二比较节点COMF(或是晶体管T12的漏极)。

图3是时序图，例示本公开一些实施例的相位侦测器20的操作。如图3所示，相位侦测器20的操作包括交错的感测与均衡周期。一个均衡周期之后可为一个感测周期。在一些实施例中，当反馈信号FB上升、逻辑高(或具有逻辑高值“1”)下降时，相位侦测器处于感测周期。当反馈信号FB为逻辑低电位(或具有逻辑低电位“0”)时，相位侦测器处于均衡周期期间。反馈信号FB与参考信号REF具有相同的频率F1。

在均衡周期期间，晶体管(或p型晶体管)T23导通，因为其栅极接收到的反馈信号FB为逻辑低值。在第一比较节点COM处的一电压Vc1接着经由晶体管T23而电性连接到供应电压VDD。在一些实施例中，在第一比较节点COM处的电压Vc1可拉高到供应电压VDD。

在均衡周期期间，晶体管(或p型晶体管)T24导通，因为其栅极接收到的反馈信号FB为逻辑低值。在第二比较节点COM处的一电压Vc2接着经由晶体管T24而电性连接到供应电压VDD。在一些实施例中，在第二比较节点COMF处的电压Vc2可拉高到供应电压VDD。

晶体管T23与T24对第一比较节点COM处的电压Vc1以及第二比较节点COMF处的电压Vc2进行均衡。晶体管T23可称为一均衡器。晶体管T24可称为一均衡器。

在均衡周期期间，晶体管(或p型晶体管)T21导通，因为其栅极接收到的反馈信号FB为逻辑低值。在第一输出端子OUT处的一电压Vo1接着经由晶体管T21而电性连接到供应电压VDD。在一些实施例中，在第一输出端子OUT处的电压Vo1可拉高到供应电压VDD。

在均衡周期期间，晶体管(或p型晶体管)T22导通，因为其栅极接收到的反馈信号FB为逻辑低值。在第二输出端子OUTF处的一电压Vo2接着经由晶体管T22而电性连接到供应电压VDD。在一些实施例中，在第二输出端子OUTF处的电压Vo2可拉高到供应电压VDD。

晶体管T21与T22对第一输出端子OUT处的电压Vo1以及在第二输出端子OUTF处的电压Vo2进行均衡。晶体管T21可称为一均衡器。晶体管T22可称为一均衡器。

在感测周期期间，晶体管T23与T24截止，使得在第一比较节点COM以及第二比较节点COMF断开与供应电压的电性连接。在第一比较节点COM与第二比较节点COMF处的电压将根据反馈信号FB与参考信号REF而变化。在感测周期期间，晶体管T21与T22截止，使得第一输出端子OUT以及第二输出端子OUTF断开与供应电压的电性连接。第一输出端子OUT与第二输出端子OUTF将根据反馈信号FB与参考信号REF而变化。相位侦测器20经配置以确定反馈信号FB的一相位P1是超前还是落后参考信号REF的一相位P2。相位侦测器20经配置以比较反馈信号FB的相位P1与参考信号REF的相位P2。

借由多个晶体管(例如晶体管T11、T21、T22、T23、T24与T17)的各栅极接收反馈信号FB。每个晶体管T11、T21、T22、T23、T24与T17中的电容与电阻可以耦接在一起。因此，产生反馈信号FB的一电压源(例如图1的数据输出端14)所见的相位侦测器20的输入阻抗是晶体管T11、T21、T22、T23、T24、T17的电容与电阻的等效阻抗。另一方面，借由一个晶体管(例如晶体管T12)的栅极接收参考信号REF。因此，反馈信号FB的电压源所见的相位侦测器20的输入阻抗不同于参考信号REF的电压源所见的输入阻抗。在一些实施例中，反馈信号FB的电压源所见的相位检测器20的输入阻抗超过参考信号REF的电压源所见的输入阻抗。反馈信号FB的RC时间常数大于参考信号REF的RC时间常数。

图3中的例示时序图显示反馈信号FB的相位超前参考信号REF的相位。在一些实施例中，反馈信号FB比参考信号REF更早开始上升。当反馈信号FB在其电压源(例如数据输出端14)处产生时，上升时间可以与参考信号REF的上升时间相同。然而，由于反馈信号FB的电压源所见的相位侦测器20的输入阻抗较大，因此反馈信号FB的一上升边缘的斜率小于参考信号REF的一上升边缘的斜率。换句话说，反馈信号FB的上升时间比参考信号REF的上升时间长。相位侦测器20的输入端子IN1与IN2之间的阻抗不平衡会影响相位侦测的功能。

在一些实施例中，当一信号(例如一方形脉冲、一正弦波、一锯齿波)超过上升边缘(或下降边缘的一半高度时可以确定为逻辑高值“1”，当该信号低于上升边缘(或下降边缘)的一半高度时可以确定为逻辑低值“0”。在一些实施例中，当参考信号REF超过上升边缘的一半高度时，参考信号REF可确定为具有逻辑高值“1”。当接收到具有逻辑高值的参考信号REF时，晶体管T12导通。随后，晶体管T12导通，将第二比较节点COMF下拉到接地GND。在一些实施例中，当反馈信号FB达到上升边缘的一半高度时，反馈信号FB可确定为具有逻辑高值“1”。当接收到具有逻辑高值的反馈信号FB时，晶体管T11导通。随后，晶体管T11导通，将第一比较节点COM下拉到接地GND。

虽然反馈信号FB比参考信号REF更早开始上升，但是参考信号REF比反馈信号FB更早达到其上升边缘的一半高度，因为反馈信号具有更多的上升时间(或更小的上升边缘斜率)。因此，在第二比较节点COMF处的电压Vc2比在第一比较节点COM处的电压Vc1更早地达到一参考电压值VREF。

在感测周期开始时，第一输出端子OUT的电压Vo1随着第一比较节点COM的电压Vc1下降。同时，第二输出端子OUTF的电压Vo2随着第二比较节点COMF的电压Vc2下降。当在第二比较节点COMF处的电压Vc2达到参考电压值VREF时，晶体管T14导通，在第二输出端子OUTF处的电压Vo2跟随在第二比较节点COMF处的电压Vc2。在第二输出端子OUTF处的电压Vo2经由晶体管T12与T14而达到接地电位(或下拉到接地GND)。随后，晶体管(或n型晶体管)T13的栅极接收具有接地电位(或逻辑低值，“0”)的电压Vo2，晶体管T13截止。晶体管(或p型晶体管)T15的栅极接收逻辑低值的电压Vo2，且晶体管T15导通。如图5所示，在第一输出端子OUT处的电压Vo1经由晶体管T15而电性连接到供应电压VDD，并在感测周期开始时恢复到初始状态。

相位侦测器20将表示在第一输出端子OUT处的电压Vo1(逻辑高值，“1”)的输出信号OUT1传送到延迟线控制器201。响应于输出信号OUT1，延迟线控制器201经配置以控制延迟线11而减少图1中与反馈信号FB相关联的时钟信号CLK2的相位的延迟。此外，延迟线控制器201可经配置以计算反馈信号FB的相位P1与参考信号REF的相位P2之间的差值。结果，相位侦测器可能发生故障，由此反馈信号FB具有比原始相位甚至更大程度超前参考信号REF的一更新的相位。

图4是结构示意图，例示本公开一些实施例的相位侦测器22。与图2中元件编号相同的元件的特征可参照图2的相关说明。图1的电子元件100的相位侦测器20可以由图4的相位侦测器22所取代。

相位侦测器22还包括一输入缓冲器3以及一输入缓冲器4。输入缓冲器3经配置以接收反馈信号FB。输入缓冲器3经配置以产生一第一信号S1以及一第二信号S2。第一信号S1、第二信号S2以及反馈信号FB具有相同的频率。第一信号S1可以与第二信号S2绝缘。输入缓冲器3可以包括反相器31、32与33。输入缓冲器3的反相器31可以包括一输入端以及一输出端，反相器31的输入端经配置以接收反馈信号FB，反相器31的输出端电性连接到反相器32的一输入端以及反相器33的一输入端。反相器32具有一输出端，电性连接到第一输入端子IN1。反相器33具有一输出端，电性连接到晶体管T21、T22、T23、T24、T17的各栅极。

输入缓冲器4经配置以接收参考信号REF。输入缓冲器4经配置以产生一第三信号S3以及一第四信号S4。第三信号S3、第四信号S4以及参考信号REF具有相同的频率。第三信号S3可以与第四信号S4绝缘。输入缓冲器4可以包括反相器41、42与43。输入缓冲器4的反相器41可以包括一输入端以及一输出端，反相器41的输入端经配置以接收参考信号REF，反相器41的输出端电性连接到反相器42的一输入端以及反相器43的一输入端。反相器42具有一输出端，电性连接到第二输入端子IN2。反相器43具有一输出端，电性连接到一虚拟负载5。在一些实施例中，相位侦测器22可以包括虚拟负载5。虚拟负载5可为一元件，用于模拟一电性负载。

如图4所示，第一输入端子IN1连接到输入缓冲器3的反相器32。输入缓冲器3经配置以经由反相器32的输出端而将第一信号S1提供给第一输入端子IN1。第二输入端子IN2连接到输入缓冲器4的反相器42。输入缓冲器4经配置以经过反相器42的输出端而将第三信号S3提供给第二输入端子IN2。输入缓冲器3经配置以将反馈信号(例如第一信号S1)提供给第一输入端子IN1，以及提供一控制信号以控制均衡器T21、T22、T23、T24以及电流源T17。输入缓冲器3提供的反馈信号以及控制信号相互绝缘。因此，晶体管T21、T22、T23、T24与T17的电容与电阻不会耦接到第一输入端子IN1的输入阻抗。因此，第一信号S1的电压源所见的第一输入端子IN1的输入阻抗与第三信号S3的电压源所见的第二输入端子IN2的输入阻抗大致相同。第一输入端子IN1的输入阻抗与第二输入端子IN2的输入阻抗大致相同。第一输入端子OUT与第二输入端子OUTF的RC时间常数大致相同。

在一些实施例中，输入缓冲器3与输入缓冲器4为其一输入信号提供相同的延迟时间。因此，反馈信号FB与第一信号S1之间的相位差以及参考信号REF与第三信号S3之间的相位差可大致相同。因此，相位侦测器22可借由侦测第一信号S1与第三信号S3的相位差来确定反馈信号FB与参考信号REF的顺序。在一些实施例中，输入缓冲器3与输入缓冲器4可以相同或对称。

再者，第一输入端子的前一级为第一输入缓冲器的一反相器(例如一n型晶体管与一p型晶体管)。第二输入端子的前一级为第二输入缓冲器的一反相器(例如一n型晶体管与一p型晶体管)。因此，第一输入端子所见的阻抗与第二输入端子所见的阻抗大致相同。

图5是时序图，例示本公开一些实施例的相位侦测器23的操作。

如图5所示，第一信号S1的一相位P3超前第三信号S3的一相位P4。第一信号S1比第三信号S3更早开始上升。第一信号S1的上升时间与第三信号S3的上升时间大致相同。第一信号S1的上升边缘的斜率与第三信号S3的上升边缘的斜率大致相同。第一信号S1比第三信号S3更早达到并超过其上升边缘的一半高度。在一些实施例中，当第一信号S1超过上升边缘的一半高度时，第一信号S1可确定为具有逻辑高值“1”。当接收到具有逻辑高值的第一信号S1时，晶体管T11导通。随后，晶体管T11导通以将第一比较节点COM下拉到接地GND。在一些实施例中，当第三信号S3超过上升边缘的一半高度时，第三信号S3可确定为具有逻辑高值“1”。当接收到具有逻辑高值的第三信号S3时，晶体管T12导通。随后，晶体管T12导通以将第二比较节点COMF下拉到接地GND。

在感测周期开始时，在第一输出端子OUT处的电压Vo1随着在第一比较节点COM处的电压Vc1下降。同时，在第二输出端子OUTF处的电压Vo2随着在第二比较节点COMF处的电压Vc2下降。当在第一比较节点COM处的电压Vc1达到参考电压值VREF时，晶体管T13导通，在第一输出端子OUT处的电压Vo1跟随在第一比较节点COM处的电压Vc1。在第一输出端子OUT处的电压Vo1经由晶体管T11与T13而达到接地电位(或下拉到接地GND)。随后，晶体管(或n型晶体管)T14的栅极接收具有接地电位(或逻辑低值，“0”)的电压Vo1，晶体管T14截止。晶体管(或p型晶体管)T16的栅极接收到接地电位的电压Vo1，晶体管T16导通。如图3所示，在第二输出端子OUTF处的电压Vo2经由晶体管T16而电性连接到供应电压，并在感测周期开始时回复到初始状态。在一些实施例中，在第一输出端子OUT处的一输出信号(例如输出信号OUT1)在感测周期与在第二输出端子OUTF处的输出信号互补。

相位侦测器20确定第一信号S1的相位P3超前第三信号S3的相位P4。该确定是表明反馈信号FB超前参考信号REF。相位侦测器20将表示在第一输出端子OUT处的电压Vo1(逻辑低值，“0”)的一输出信号OUT1传输到延迟线控制器201。响应于输出信号OUT1，延迟线控制器201经配置以控制延迟线11而增加图1中与反馈信号FB相关联的时钟信号CLK2的相位的延迟。此外，延迟线控制器201可经配置以计算反馈信号FB的相位P1与参考信号REF的相位P2之间的差值。

与第一输入端子IN1电性连接的输入缓冲器3以及与第二输入端子IN2电性连接的输入缓冲器4使得在第一输入端子IN1处的阻抗与在第二输入端子IN2处的阻抗大致相同。因此，第一信号S1与第三信号S3的上升时间大致相同。输入端子IN1与IN2之间的阻抗不平衡可以得到显著缓解。结果，可以正确地执行相位侦测器22的功能并且减小反馈信号FB与参考信号REF之间的相位差。在感测周期与均衡周期的多个循环期间，反馈信号FB与参考信号REF可以同步或接近同步。

图5显示出当第一信号S1的相位P3超前第三信号S3的相位P4(例如反馈信号FB的相位Pl超前参考信号FB的相位P2)时的相位侦测器22的操作。在一些实施例中，当第一信号S1的相位P3落后第三信号S3的相位P4时的相位侦测器22的操作与之前讨论的那些类似。不同之处在于在第一输出端子OUT处的电压可以上拉到供电电压；在第二输出端子OUTF处的电压可下拉到接地GND；以及相位侦测器22可以将具有逻辑高值“1”的一输出信号传输到延迟线控制器201。随后，延迟线控制器201可以经配置以控制延迟线11而减少图1中时钟信号CLK2的相位的延迟。反馈信号FB与参考信号REF之间的相位差减小。在感测周期与均衡周期的多个循环中，反馈信号FB与参考信号REF可以同步或接近同步。

图6是结构示意图，例示本公开一些实施例的相位侦测器23。与图2中元件标号相同的元件的特征可参照图2的相关描述。图1的电子元件100的相位侦测器20可以由图6的相位侦测器23所取代。

相位侦测器23还包括一输入缓冲器7以及一输入缓冲器8。输入缓冲器7经配置以接收反馈信号FB。输入缓冲器7经配置以产生一第一信号S1以及一第二信号S2。第一信号S1可以与第二信号S2绝缘。

输入缓冲器7包括一n型晶体管N71以及一p型晶体管P71。n型晶体管N71具有一栅极，电性连接到p型晶体管P71的一栅极，且经配置以接收反馈信号FB。n型晶体管N71具有一源极以及一漏极，n型晶体管N71的源极电性连接到接地GND，n型晶体管N71的漏极电性连接于到p型晶体管P71的一漏极。p型晶体管P71的源极电性连接到供应电压VDD。n型晶体管N71与p型晶体管P71可以称为一反相器，经配置以将反馈信号FB进行反相。

输入缓冲器7具有一n型晶体管N72以及一p型晶体管P72。n型晶体管N72具有一栅极，电性连接到p型晶体管P72的一栅极，且经配置以接收反相的反馈信号FB。n型晶体管N72具有一源极以及一漏极，n型晶体管N72的源极电性连接到接地GND，n型晶体管N72的漏极电性连接到p型晶体管P72的一漏极。p型晶体管P72具有一源极，电性连接到供应电压VDD。n型晶体管N72以及p型晶体管P72的各漏极电性连接到第一输入端子IN1。n型晶体管N72与p型晶体管P72可以称为一反相器，经配置以将反相的反馈信号FB进行反相并产生第一信号S1给第一输入端子IN1。

输入缓冲器7具有一n型晶体管N73以及一p型晶体管P73。n型晶体管N73具有一栅极，电性连接到p型晶体管P73的一栅极，且经配置以接收反相的反馈信号FB。n型晶体管N73具有一源极以及一漏极，n型晶体管N73的源极电性连接到接地GND，n型晶体管N73的漏极电性连接到p型晶体管P73的一漏极。p型晶体管P73具有一源极，电性连接到供应电压VDD。n型晶体管N73与p型晶体管P73的各漏极电性连接到晶体管T21、T22、T23、T24与T17的各栅极。n型晶体管N73与p型晶体管P73可以称为一反相器，经配置以将反相的反馈信号FB进行反相并产生第二信号S2给晶体管T21、T22、T23、T24与T17的各栅极。

借由产生两个单独的信号(第一信号与第二信号)，第一输入端子与在相位侦测器23中的晶体管T21、T22、T23、T24与T17去耦。

输入缓冲器8包括一n型晶体管N81以及一p型晶体管P81。n型晶体管N81具有一栅极，电性连接到p型晶体管P81的一栅极，且经配置以接收参考信号REF。n型晶体管N81具有一源极以及一漏极，n型晶体管N81的源极电性连接到接地GND，n型晶体管N81的漏极电性连接到p型晶体管P81的一漏极。p型晶体管P81具有一源极，电性连接到供应电压VDD。n型晶体管N81与p型晶体管P81可以称为一反相器，经配置以将参考信号REF进行反相。

输入缓冲器8具有一n型晶体管N82以及一p型晶体管P82。n型晶体管N82具有一栅极，电性连接到p型晶体管P82的一栅极，且经配置以接收反相的参考信号REF。n型晶体管N82具有一源极以及一漏极，n型晶体管N82的源极电性连接到接地GND，n型晶体管N82的漏极电性连接到p型晶体管P82的一漏极。p型晶体管P82具有一源极，电性连接到供应电压VDD。n型晶体管N82与p型晶体管P82的各漏极电性连接到第二输入端子IN2。n型晶体管N82与p型晶体管P82可以称为一反相器，经配置以将反相的参考信号REF进行反相并且产生第二信号S3给第二输入端子IN2。

输入缓冲器8具有一n型晶体管N83以及一p型晶体管P83。n型晶体管N83具有一栅极，电性连接到p型晶体管P83的一栅极，且经配置以接收反相的参考信号REF。n型晶体管N83具有一源极以及一漏极，n型晶体管N83的源极电性连接到接地GND，n型晶体管N83的漏极电性连接到p型晶体管P83的一漏极。p型晶体管P83具有一源极，电性连接到供应电压VDD。n型晶体管N83与p型晶体管P83的各漏极电连接到一虚拟负载5。n型晶体管N83与p型晶体管P83可以称为一反相器，经配置以将反相的参考信号REF进行反相并产生第四信号S4给虚拟负载5。

第一信号S1的电压源所见的第一输入端子IN1的输入阻抗与第三信号S3的电压源所见的第二输入端子IN2的输入阻抗大致相同。因此，第一信号S1与第三信号S3的上升时间大致相同。可以减轻第一输入端子与第二输入端子之间的不平衡。

在一些实施例中，第一输入端子IN1的前级为n型晶体管N72与p型晶体管P72。第二输入端子IN2的前级为n型晶体管N82与p型晶体管P82。因此，第一输入端子所见的阻抗与第二输入端子所见的阻抗大致相同。

在一些实施例中，输入缓冲器7与输入缓冲器8为其一输入信号提供大致相同的延迟时间。因此，反馈信号FB与第一信号S1之间的相位差以及参考信号REF与第三信号S3之间的相位差可大致相同。因此，相位侦测器23可借由侦测第一信号S1与第三信号S3的相位差来确定反馈信号FB与参考信号REF的顺序。

图7是流程示意图，例示本公开一些实施例的相位侦测器(例如相位侦测器22或23)的控制方法200。

控制方法200以步骤S201开始，其包括接收一反馈信号以及一参考信号。该反馈信号是由一第一输入缓冲器(例如输入缓冲器3或输入缓冲器7)所接收。该参考信号是由一第二输入缓冲器(例如输入缓冲器4或输入缓冲器8)所接收。

控制方法200以步骤S203继续，其包括基于该反馈信号而产生一第一信号以及一第二信号。该第一信号与该第二信号是由该第一输入缓冲器(例如输入缓冲器3或输入缓冲器7)所产生。该第一信号与该反馈信号具有相同的频率。

控制方法200以步骤S205继续，其包括基于该参考信号而产生一第三信号。该第三信号是由该第二输入缓冲器(例如输入缓冲器4或输入缓冲器8)所产生。该第三信号与该参考信号具有相同的频率。

控制方法200以步骤S207继续，其包括借由该第二信号控制一均衡器(例如均衡器T21、T22、T23或T24)。控制该均衡器包括导通该均衡器以在一均衡周期期间将一节点(比较节点COM、COMF或输出端子OUT或OUTF)电性连接到一供应电压(例如供应电压VDD)。控制该均衡器包括截止该均衡器以断开该节点与该供应电压的电性连接。该均衡器是由该第一输入缓冲器去耦。

控制方法200以步骤S209继续，其包括确定该第一信号的一第一相位是超前还是落后该第三信号的一第二相位。该第一输入缓冲器与该第二输入缓冲器具有相同的延迟时间。因此，该第一信号与该第三信号之间的相位差的确定表示该反馈信号与该参考信号之间的相位差。

步骤S211包括，若是该第一相位超前该第二相位的话，则将该第一输出端子电性连接到一接地。

步骤S213包括，若是该第一相位落后该第二相位的话，则将该第一输出端子电性连接到一供应电压。

控制方法200还可以包括将表示该第一输出端子处的该电压的一输出信号(例如输出信号0UTl)传输到下一级(例如延迟线控制器201)。

控制方法200仅仅是一个例子，并且不意旨在将本公开限制在权利要求的权利要求中明确记载的之外。可以在控制方法200的每个步骤之前、期间或之后提供附加步骤，并且对于该控制方法的附加实施例，可以替换、消除或重新排序所描述的一些步骤。在一些实施例中，控制方法200可包括图7中未描绘的其他步骤。在一些实施例中，控制方法200可以包括图7中描绘的一个或多个步骤。

本公开的一实施例提供一种相位侦测器，包括一第一输入缓冲器、一第二输入缓冲器、一第一输入端子、一第二输入端子以及一第一均衡器。第一输入缓冲器经配置以接收一反馈信号并产生一第一信号以及一第二信号。第二输入缓冲器经配置以接收一参考信号并产生一第三信号。第一输入端子经配置以接收该第一信号。第二输入端子经配置以接收该第三信号。第一均衡器经配置以接收该第二信号。

本公开的另一实施例提供一种电子元件，包括一接收器、一延迟线、一数据输出端以及一相位侦测器。该接收器经配置以接收一参考时钟信号并产生一第一信号以及一参考信号。该延迟线电性连接到该接收器并经配置以调整该第一信号的该相位以产生一第二信号。该数据输出端电性连接到该延迟线并提供与该第二信号相关联的一反馈信号。该相位侦测器电性连接到该数据输出端与该延迟线。该相位侦测器包括一第一输入端子、一第二输入端子、一第一输入缓冲器以及一第二输入缓冲器。该第一输入缓冲器电性连接到该第一输入端子并经配置以接收该反馈信号。该第二输入缓冲器电性连接到该第二输入端子并经配置以接收该参考信号。

本公开的该相位侦测器包括一第一晶体管，该第一晶体管具有一第一输入缓冲器以及一第二输入缓冲器，该第一输入缓冲器电性连接到一第一输入端子，该第二输入缓冲器电性连接到一第二输入端子。该相位侦测器经配置以确定一反馈信号的该相位是超前还是落后一参考信号的该相位。该反馈信号与该参考信号具有相同的频率但不同的相位。该第一输入缓冲器经配置以接收该反馈信号，且该第二输入缓冲器经配置以接收该参考信号。该第二输入缓冲器经配置以基于该参考信号而产生用于该第二输入端子的一第三信号。该第一输入缓冲器经配置以基于该反馈信号而对该第一输入端子产生一第一信号，并对该相位侦测器的其他晶体管(例如多个均衡器)产生一第二信号。借由产生两个单独的信号(该第一信号与该第二信号)，该第一输入端子与该相位侦测器中的其他晶体管进行去耦。因此，在该第一输入端子处的输入阻抗与在该第二输入端子处的输入阻抗相同。可以减轻或消除该第一输入端子与该第二输入端子之间的不平衡。该相位侦测器确定该第一信号的相位是超前还是落后该第三信号的相位。该确定是直接指示该反馈信号与该参考信号中的哪一个较早。本公开的相位侦测器可以正确地提供一输出信号给下一级(例如一延迟线控制器)，以调整多个输出时钟的延迟。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。

再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求内。