一种抗辐射加固的半导体器件结构

技术领域

本发明涉及半导体技术领域，尤其是一种抗辐射加固的半导体器件结构。

背景技术

随着半导体器性在现代电子技术中的广泛应用，面临的辐射环境也越来越严峻，尤其是在航空航天、核能、卫星等高辐射环境下，半导体器件的抗辐射性能和耐压性能显得极其重要。

现有技术中，通过增加栅氧化层的厚度，以使得半导体器件能够承受更高的栅极电压，能够避免半导体器件发生单粒子栅穿效应。但是，高压情况下，半导体器件的总剂量电离辐射损伤效应仍旧存在，总剂量辐射会导致SiO

发明内容

本申请人针对上述现有生产技术中的缺点，提供一种抗辐射加固的半导体器件结构，通过集成常压功率器件与更耐高电压的高压功率器件，在保证半导体器件耐压性能的同时，提高了其抗辐射能力，从而有效避免总剂量电离辐射对半导体器件造成的损伤。

本发明所采用的技术方案如下：

一种抗辐射加固的半导体器件结构，包括衬底，所述衬底包括正面，以及与所述正面正对应的背面；

在衬底的正面进行正面工艺，以同时制备得到常压功率器件单元以及高压功率器件单元；其中，

常压功率器件单元内包含至少一个常压功率器件，高压功率器件单元内包含至少一个高压功率器件，常压功率器件与高压功率器件之间相互隔离且相互独立；

在高压功率器件内形成相互隔离的有源区单元，所述有源区单元配置有第一结深，所述第一结深大于常压功率器件有源区单元的结深，从而使得高压功率器件的耐压不低于常压功率器件的耐压。

作为上述技术方案的进一步改进：

所述常压功率器件单元包括第三器件，所述第三器件的结构包括形成于衬底内的第二导电类型第五掺杂区，所述第二导电类型第五掺杂区与衬底的正面对应，在第二导电类型第五掺杂区的内部设置有对称间隔布置有源区单元，一个有源区单元的上表面形成第三器件的源电极，另一个有源区单元的上表面形成第三器件的漏电极。

对于第三器件，单个有源区单元的结构包括形成于第二导电类型第五掺杂区内部的第一导电类型第六掺杂区，所述第一导电类型第六掺杂区的下方设置有第一导电类型第十掺杂区，所述第一导电类型第十掺杂区的宽度小于第一导电类型第六掺杂区的宽度，第一导电类型第六掺杂区和第一导电类型第十掺杂区的结深与第一结深对应，第一导电类型第六掺杂区内部设置有第一导电类型第七掺杂区。

两个第一导电类型第六掺杂区之间的第二导电类型第五掺杂区上表面设置有第三栅介质层，在第三栅介质层表面覆盖第三栅电极；

在两个第一导电类型第六掺杂区外侧的第二导电类型第五掺杂区内部设置有第二导电类型第六掺杂区；

所述第二导电类型第五掺杂区表面设置有第三场介质层，所述第三场介质层与第二导电类型第六掺杂区部分重叠，第三场介质层的中间区域形成有源区。

对于第三器件，单个有源区单元的结构包括形成于第二导电类型第五掺杂区内部的第一导电类型第六掺杂区，所述第一导电类型第六掺杂区的下方设置有第一导电类型第九掺杂区，所述第一导电类型第九掺杂区的宽度小于第一导电类型第六掺杂区的宽度，第一导电类型第六掺杂区和第一导电类型第九掺杂区的结深与第一结深对应，第一导电类型第六掺杂区内部设置有第一导电类型第七掺杂区。

对于第三器件，单个有源区单元的结构包括形成于第二导电类型第五掺杂区内部的第一导电类型第六掺杂区，所述第一导电类型第六掺杂区的下方设置有第一导电类型第十一掺杂区，所述第一导电类型第十一掺杂区的宽度小于第一导电类型第六掺杂区的宽度，第一导电类型第十一掺杂区的连接衬底，第一导电类型第六掺杂区和第一导电类型第十一掺杂区的结深与第一结深对应，第一导电类型第六掺杂区内部设置有第一导电类型第七掺杂区。

对于第三器件，单个有源区单元的结构包括形成于第二导电类型第五掺杂区内部的第一导电类型第八掺杂区，所述第一导电类型第八掺杂区的结深与第一结深对应，第一导电类型第八掺杂区的内部设置有第一导电类型第七掺杂区。

所述常压功率器件单元包括第一器件，所述第一器件的结构包括形成于衬底内的第一导电类型第一掺杂区，所述第一导电类型第一掺杂区与衬底的正面对应，在第一导电类型第一掺杂区的内部设置有对称间隔布置的第二导电类型第一掺杂区，在每个第二导电类型第一掺杂区的内部设置有第二导电类型第二掺杂区。

所述常压功率器件单元包括第二器件，所述第二器件的结构包括形成于衬底内的第二导电类型第三掺杂区，所述第二导电类型第三掺杂区与衬底的正面对应，在第二导电类型第三掺杂区的内部设置有对称间隔布置的第一导电类型第三掺杂区，在每个第一导电类型第三掺杂区内部设置有第一导电类型第四掺杂区。

所述常压功率器件与高压功率器件的顶部均设置有金属前介质层。

本发明的有益效果如下：

本发明结构紧凑、合理，操作方便，通过在抗辐射高压的CMOS器件中集成了更耐高电压的MOS器件，能够有效提高半导体器件的击穿电压，从而提高半导体器件的耐压性能；同时，在场区采用掺杂区结合厚的金属前介质层，能够避免总剂量辐射环境下半导体器件结构出现场区寄生通道开启和场区漏电的问题，从而提高半导体器件结构的抗辐射能力。

本发明通过将第一导电类型第五掺杂区设置在第一导电类型第六掺杂区的内部，能够防止半导体器件结构在制备过程中出现第一导电类型第五掺杂区扩散到沟道区的问题，能够保证高压功率器件的电学性能。

本发明的一种抗辐射加固的半导体器件结构，其制造工艺简单，制造成本较低，第一导电类型第五掺杂区和第一导电类型第六掺杂区的制备过程能够与标准的抗辐射高压CMOS工艺相兼容，无需更改工艺热过程，有效扩展工艺平台。

附图说明

图1-图13为本发明制备抗辐射加固的半导体器件结构的一种实施例具体工艺步骤剖视图，其中，

图1为本发明中SOI衬底的一种实施例剖视图。

图2为本发明中在SOI衬底内形成多个隔离区域的一种实施例剖视图。

图3为本发明中进行第一次离子注入的一种实施例剖视图。

图4为本发明中进行第二次离子注入的一种实施例剖视图。

图5为本发明中进行第三次离子注入的一种实施例剖视图。

图6为本发明中进行第四次离子注入的一种实施例剖视图。

图7为本发明中进行第五次离子注入的一种实施例剖视图。

图8为本发明中进行第六次离子注入的一种实施例剖视图。

图9为本发明中形成场介质层的一种实施例剖视图。

图10为本发明中形成栅介质层的一种实施例剖视图。

图11为本发明中形成栅电极的一种实施例剖视图。

图12为本发明中进行第七次离子注入的一种实施例剖视图。

图13为本发明中形成源电极和漏电极的一种实施例剖视图。

图14为本发明中第一导电类型第五掺杂区使用与第一导电类型第一掺杂区101相同工艺的一种实施例剖视图。

图15为本发明中使用顶层硅阱区替换第一导电类型第五掺杂区的一种实施例剖视图。

图16为本发明中使用第一导电类型第八掺杂区替换第一导电类型第五掺杂区与第一导电类型第六掺杂区的一种实施例剖视图。

其中：1、第一器件；2、第二器件；3、第二器件；4、隔离氧化层；5、金属前介质层；6、顶层硅；7、埋氧化层；8、硅衬底；

101、第一导电类型第一掺杂区；102、第二导电类型第一掺杂区；103、第二导电类型第二掺杂区；104、第一导电类型第二掺杂区；105、第一场介质层；106、第一栅电极；107、第一源电极；108、第一漏电极；109、第一栅介质层；

201、第二导电类型第三掺杂区；202、第一导电类型第三掺杂区；203、第一导电类型第四掺杂区；204、第二导电类型第四掺杂区；205、第二场介质层；206、第二栅电极；207、第二源电极；208、第二漏电极；209、第二栅介质层；

301、第二导电类型第五掺杂区；302、第一导电类型第五掺杂区；303、第一导电类型第六掺杂区；304、第一导电类型第七掺杂区；305、第一导电类型第八掺杂区；306、第二导电类型第六掺杂区；307、第三场介质层；308、第三栅电极；309、第三源电极；310、第三漏电极；311、第三栅介质层；312、第一导电类型第九掺杂区；313、第一导电类型第十掺杂区；314、第一导电类型第十一掺杂区。

具体实施方式

下面结合附图，说明本发明的具体实施方式。

为了获得更好的抗辐射性能，本实施例的一种抗辐射加固的半导体器件结构，通过在第三器件3的内部通过形成具有更大结深的有源区单元，能够保证基于该半导体器件结构的集成电路的抗辐射性能。

如图13-图16所示，本实施例的抗辐射加固的半导体器件结构，包括衬底，衬底包括正面，以及与正面正对应的背面；在衬底的正面进行正面工艺，以同时制备得到常压功率器件单元以及高压功率器件单元；其中，常压功率器件单元内包含至少一个常压功率器件，高压功率器件单元内包含至少一个高压功率器件，常压功率器件与高压功率器件之间相互隔离且相互独立；在高压功率器件内形成相互隔离的有源区单元，有源区单元配置有第一结深，第一结深大于常压功率器件有源区单元的结深，从而使得高压功率器件的耐压不低于常压功率器件的耐压。

本申请的抗辐射加固半导体器件工作时，为了满足耐用需求，其包含至少一个常压功率器件，以及至少一个高压功率器件，常压功率器件与高压功率器件相互独立工作，工作时，由于高压功率器件具有更大的结深，从而能够保证基于该半导体器件结构的集成电路的抗辐射性能。

下面是具体实施例部分：

实施例1

图13所示，本实施例的抗辐射加固半导体器件包括第一器件1、第二器件2和第三器件3；

常压功率器件与高压功率器件的顶部均设置有金属前介质层5；

第三器件3的结构包括形成于衬底内的第二导电类型第五掺杂区301，在第二导电类型第五掺杂区301的内部设置有对称间隔布置有源区单元，一个有源区单元的上表面形成第三源电极309，另一个有源区单元的上表面形成第三漏电极310；

单个有源区单元的结构包括形成于第二导电类型第五掺杂区301内部的第一导电类型第六掺杂区303，第一导电类型第六掺杂区303的下方设置有第一导电类型第十掺杂区313，第一导电类型第十掺杂区313的宽度小于第一导电类型第六掺杂区303的宽度，第一导电类型第六掺杂区303和第一导电类型第十掺杂区313的结深与第一结深对应，第一导电类型第六掺杂区303内部设置有第一导电类型第七掺杂区304；

两个第一导电类型第六掺杂区303之间的第二导电类型第五掺杂区301上表面设置有第三栅介质层311，在第三栅介质层311表面覆盖第三栅电极308；

在两个第一导电类型第六掺杂区303外侧的第二导电类型第五掺杂区301内部设置有第二导电类型第六掺杂区306；

第二导电类型第五掺杂区301表面设置有第三场介质层307，第三场介质层307与第二导电类型第六掺杂区306部分重叠，第三场介质层307的中间区域形成有源区。

第一器件1的结构包括形成于衬底内的第一导电类型第一掺杂区101，第一导电类型第一掺杂区101与衬底的正面对应，在第一导电类型第一掺杂区101的内部设置有对称间隔布置的第二导电类型第一掺杂区102，在每个第二导电类型第一掺杂区102的内部设置有第二导电类型第二掺杂区103；

一个第二导电类型第一掺杂区102与对应的第二导电类型第二掺杂区103形成第一源区单元，第一源电极107形成于该第二导电类型第二掺杂区103的上表面；

另一个第二导电类型第一掺杂区102与对应的第二导电类型第二掺杂区103形成第一漏区单元，第一漏电极108形成于该第二导电类型第二掺杂区103的上表面；

两个第二导电类型第一掺杂区102之间的第一导电类型第一掺杂区101上表面设置有第一栅介质层109，在第一栅介质层109表面覆盖第一栅电极106；

在两个第二导电类型第一掺杂区102外侧的第一导电类型第一掺杂区101内部，设置有第一导电类型第二掺杂区104，第一导电类型第一掺杂区101的内部设置有第一场介质层105，第一场介质层105与第一导电类型第二掺杂区104部分重叠，第一场介质层105的中间区域形成有源区。

第二器件2的结构包括形成于衬底内的第二导电类型第三掺杂区201，第二导电类型第三掺杂区201与衬底的正面对应，在第二导电类型第三掺杂区201的内部设置有对称间隔布置的第一导电类型第三掺杂区202，在每个第一导电类型第三掺杂区202内部设置有第一导电类型第四掺杂区203；

一个第一导电类型第三掺杂区202与对应的第一导电类型第四掺杂区203形成第二源区单元，第二源电极207形成于该第一导电类型第四掺杂区203的上表面；

另一个第一导电类型第三掺杂区202与对应的第一导电类型第四掺杂区203形成第二漏区单元，第二漏电极208形成于该第一导电类型第四掺杂区203的上表面；

两个第一导电类型第三掺杂区202之间的第二导电类型第三掺杂区201上表面设置有第二栅介质层209，在第二栅介质层209表面覆盖第二栅电极206；

在两个第一导电类型第三掺杂区202外侧的第二导电类型第三掺杂区201内部，形成有第二导电类型第四掺杂区204，第二导电类型第三掺杂区201的表面设置有第二场介质层205，第二场介质层205与第二导电类型第四掺杂区204部分重叠，第二场介质层205的中间区域形成有源区。

从器件剖面上看，第一导电类型第二掺杂区104对称布置在两第二导电类型第一掺杂区102外侧；

第二导电类型第四掺杂区204对称布置在两第一导电类型第三掺杂区202外侧；

第二导电类型第六掺杂区306对称布置在两第一导电类型第六掺杂区303外侧。

第一导电类型第二掺杂区104的注入剂量为1E14cm

第一场介质层105、第二场介质层205和第三场介质层307的厚度均为650nm-850nm。

第一器件1、第二器件2和第三器件3的上表面覆盖有用于隔离电极的金属前介质层5，第一栅电极106、第一源电极107、第一漏电极108、第二栅电极206、第二源电极207、第二漏电极208、第三栅电极308、第三源电极309和第三漏电极310之间通过金属前介质层5隔离。

上述抗辐射加固半导体器件的制备方法，包括如下步骤：

S1.如图1所示，能够采用SOI衬底，SOI衬底包括由上至下依次层叠布置的顶层硅6、埋氧化层7和硅衬底8；

S2.如图2所示，采用光刻和腐蚀工艺，在顶层硅6上腐蚀出数条深硅槽，通过淀积工艺，在深硅槽内部填充隔离氧化层4，从而形成若干个相互隔离的第一区域、第二区域、第三区域；

第一区域对应第一器件1，第二区域对应第二器件2，第三区域对应高压器件3；

S3.如图3所示，采用离子注入工艺，使得第二区域内形成第二导电类型第三掺杂区201，第三区域内形成第二导电类型第五掺杂区301；

S4.如图4所示，采用离子注入工艺，使第一区域内形成第一导电类型第一掺杂区101，第一导电类型第一掺杂区101的结深小于第一区域的深度；

同时，在第三区域注入离子杂质，使得第二导电类型第五掺杂区301内形成对称间隔布置的第一导电类型第五掺杂区302，第一导电类型第五掺杂区302的结深等于第一导电类型第一掺杂区101的结深；

S5.如图5所示，采用离子注入工艺，在第二区域和第三区域分别注入离子杂质，使得第二导电类型第三掺杂区201内形成对称间隔布置的第一导电类型第三掺杂区202，第二导电类型第五掺杂区301内形成对称间隔布置的第一导电类型第六掺杂区303；

单个第一导电类型第六掺杂区303与单个第一导电类型第五掺杂区302的位置对应，第一导电类型第五掺杂区302与第一导电类型第六掺杂区303重叠，能够防止半导体器件结构在制备过程中出现第一导电类型第五掺杂区302扩散到沟道区的问题，以避免影响第三器件3的耐压性能；

第一导电类型第五掺杂区302的结深大于第一导电类型第六掺杂区303的结深，第一导电类型第五掺杂区302的宽度小于第一导电类型第六掺杂区303的宽度，从而使得第一导电类型第五掺杂区302的下方形成第一导电类型第十掺杂区313；在第三器件3的内部通过离子注入形成具有更大结深的有源区单元，能够保证基于本实施例的制备方法制得的器件结构的抗辐射性能，能够扩展工艺平台和集成电路的电压谱系；

S6.如图6所示，采用离子注入工艺，在第一区域注入离子杂质，使得第一导电类型第一掺杂区101内形成对称间隔布置的第二导电类型第一掺杂区102；

S7.如图7所示，采用离子注入工艺，在第一区域注入离子杂质，使得第一导电类型第一掺杂区101内形成第一导电类型第二掺杂区104；第一导电类型第二掺杂区104增加了第一器件1的场开启电压，提高了其抗总剂量辐射能力；

S8.如图8所示，采用离子注入工艺，在第二区域和第三区域分别注入离子杂质，使得第二导电类型第三掺杂区201内形成第二导电类型第四掺杂区204，使得第二导电类型第五掺杂区301内形成第二导电类型第六掺杂区306；第二导电类型第四掺杂区204和第二导电类型第六掺杂区306分别增加了第二器件2和第三器件3的场开启电压，提高了器件的抗总剂量辐射能力；

S9.如图9所示，采用氧化工艺或淀积工艺，在第一导电类型第一掺杂区101的上表面形成间隔对称布置的第一场介质层105，单个第一场介质层105覆盖部分第一导电类型第二掺杂区104的上表面；

在第二导电类型第三掺杂区201的上表面形成间隔对称布置的第二场介质层205，单个第二场介质层205覆盖部分第二导电类型第四掺杂区204的上表面；

在第二导电类型第五掺杂区301的上表面形成间隔对称布置的第三场介质层307，单个第二场介质层205覆盖部分第二导电类型第六掺杂区306的上表面；

S10.如图10所示，采用氧化工艺，在第一导电类型第一掺杂区101的上表面形成第一栅介质层109，第一栅介质层109位于两第二导电类型第一掺杂区102之间；

在第二导电类型第三掺杂区201的上表面形成第二栅介质层209，第二栅介质层209位于两第一导电类型第三掺杂区202之间；

在第二导电类型第五掺杂区301的上表面形成第三栅介质层311，第三栅介质层311位于两第一导电类型第六掺杂区303之间；

S11.如图11所示，通过光刻和腐蚀工艺，在第一栅介质层109表面、第二栅介质层209表面、第三栅介质层311表面分别形成第一栅电极106、第二栅电极206、第三栅电极308；

S12.如图12所示，采用离子注入工艺，在第一区域、第二区域和第三区域注入离子杂质，使得单个第二导电类型第一掺杂区102内形成第二导电类型第二掺杂区103，使得单个第一导电类型第三掺杂区202内形成第一导电类型第四掺杂区203；使得单个第一导电类型第六掺杂区303内形成第一导电类型第七掺杂区304；

S13.如图13所示，采用淀积工艺，在第一区域、第二区域和第三区域表面形成金属前介质层5；

在金属前介质层5上腐蚀出数条通槽，通过淀积工艺，在通槽内形成源电极和漏电极，即在一个第二导电类型第二掺杂区103的表面形成第一源电极107，在另一个第二导电类型第二掺杂区103的表面形成第一漏电极108；

在一个第一导电类型第四掺杂区203的表面形成第二源电极207，在另一个第一导电类型第四掺杂区203的表面形成第二漏电极208；

在一个第一导电类型第七掺杂区304的表面形成第三源电极309，在另一个第一导电类型第七掺杂区304的表面形成第三漏电极310，从而在第一区域形成第一器件1、在第二区域形成第二器件2、在第三区域形成第三器件3；

第一器件1在场区采用了第一导电类型第二掺杂区104，第二器件2在场区采用了第二导电类型第四掺杂区204，第三器件3在场区采用了第二导电类型第六掺杂区306，结合厚的金属前介质层25，能够避免总剂量辐射环境下半导体器件结构出现场区寄生通道开启和场区漏电的问题，进一步提高本实施例的半导体器件结构的抗总剂量辐射的能力。

本实施例中的第三器件3，其制备工艺能够与抗辐射加固标准CMOS工艺兼容，其制备工艺简单，通过额外增加两次离子注入实现，无需更改标准工艺，能够拓展工艺和电路的工作电压水平。

实施例2

如图14所示，本实施例与实施例1的不同之处在于：对于第三器件3，通过第一导电类型第九掺杂区312代替第一导电类型第十掺杂区313，即有源区单元的结构为：包括形成于第二导电类型第五掺杂区301内部的第一导电类型第六掺杂区303，第一导电类型第六掺杂区303的下方设置有第一导电类型第九掺杂区312，第一导电类型第九掺杂区312的宽度小于第一导电类型第六掺杂区303的宽度，第一导电类型第六掺杂区303和第一导电类型第九掺杂区312的结深之与第一结深对应，第一导电类型第六掺杂区303内部设置有第一导电类型第七掺杂区304；

通过在实施例1的步骤S2.中，使用第一导电类型第一掺杂区101的注入工艺替换第一导电类型第五掺杂区302的注入工艺实现，使得制备工艺更加简单。

实施例3

如图15所示，本实施与实施例1的不同之处在于：对于第三器件3，通过第一导电类型第十一掺杂区314代替第一导电类型第十掺杂区313，即有源区单元的结构为：包括形成于第二导电类型第五掺杂区301内部的第一导电类型第六掺杂区303，第一导电类型第六掺杂区303的下方设置有第一导电类型第十一掺杂区314，第一导电类型第十一掺杂区314的宽度小于第一导电类型第六掺杂区303的宽度，第一导电类型第十一掺杂区314的连接衬底，第一导电类型第十一掺杂区314和第一导电类型第六掺杂区303的结深与第一结深对应，第一导电类型第六掺杂区303内部设置有第一导电类型第七掺杂区304；

本实施例中的第三器件3的制备方法通过将实施例1中的步骤S3、S4、S5进行如下替换实现：

将实施例1的步骤S3替换为：采用离子注入工艺，使得第二区域内形成第二导电类型第三掺杂区201，使得第三区域内形成数个间隔布置的第二导电类型第五掺杂区301，从而使得相邻两第二导电类型第五掺杂区301之间形成阱区；

将实施例1的步骤S4替换为：如图4所示，采用离子注入工艺，使第一区域内形成第一导电类型第一掺杂区101，第一导电类型第一掺杂区101的结深小于第一区域的深度；

将实施例1的步骤S5替换为：采用离子注入工艺，在第二区域和第三区域分别注入离子杂质，使得第二导电类型第三掺杂区201内形成对称间隔布置的第一导电类型第三掺杂区202，在第三区域内形成对称间隔布置的第一导电类型第六掺杂区303，单个第一导电类型第六掺杂区303的位置与单个阱区的位置对应，从而使得单个第一导电类型第六掺杂区303的正下方形成对应的第一导电类型第十一掺杂区314。

本实施例中的制备方法省去了第一导电类型第五掺杂区302的形成过程，通过SOI衬底的顶层硅增加第三器件3有源区单元的结深，能够简化工艺流程。

实施例4

如图15所示，本实施与实施例1的不同之处在于：对于第三器件3，通过第一导电类型第八掺杂区305替代第一导电类型第六掺杂区303和第一导电类型第十掺杂区313；即有源区单元的结构为：包括形成于第二导电类型第五掺杂区301内部的第一导电类型第八掺杂区305，第一导电类型第八掺杂区305的结深与第一结深对应，第一导电类型第八掺杂区305的内部设置有第一导电类型第七掺杂区304；

本实施例中的第三器件3的制备方法通过将实施例1中的步骤S4、S5进行如下替换实现：

将实施例1的步骤S4替换为：采用离子注入工艺，使第一区域内形成第一导电类型第一掺杂区101，第一导电类型第一掺杂区101的结深小于第一区域的深度；

在第三区域注入离子杂质，使得第二导电类型第五掺杂区301内形成对称间隔布置的第一导电类型第八掺杂区305；通过增加退火时间，使得第一导电类型第八掺杂区305的结深等于实施例1中第一导电类型第六掺杂区303与第一导电类型第十掺杂区313的结深之和；

将实施例1的步骤S5替换为：采用离子注入工艺，在第二区域和第三区域分别注入离子杂质，使得第二导电类型第三掺杂区201内形成对称间隔布置的第一导电类型第三掺杂区202。

本实施例中的制备方法通过增加退火时间改变第一导电类型第八掺杂区305的结深，无需增加掩模版，降低了制备成本，并且能够保证第三器件3的击穿电压。

以上描述是对本发明的解释，不是对发明的限定，本发明所限定的范围参见权利要求，在本发明的保护范围之内，可以作任何形式的修改。