半导体元件及其制造方法

技术领域

本揭露是关于一种半导体元件及其制造方法。

背景技术

半导体元件应用于各式电子产品之中，例如个人计算机、移动电话、数字相机及其他各式的电子产品。制造半导体元件的方法通常先依序在半导体基板上沉积绝缘层或介电层、导电层以及半导体层的材料，接着使用微影技术在各材料层上构图以在材料层上形成电子元件及电路。

半导体产业持续透过减小最小特征尺寸以提高各种电子元件(例如：晶体管、二极管、电阻、电容等)的集成密度，使更多的元件集成于指定范围内。然而，随着特征尺寸的减小，电子元件的效能的突破也是备受关注的课题。

发明内容

据本揭露一实施方式，一种半导体元件包括半导体基板、栅堆叠及磊晶源极/漏极区。半导体基板具有通道区；栅堆叠位于通道区之上；及磊晶源极/漏极区相邻栅堆叠，磊晶源极/漏极区包括：主部分，位于半导体基板中，主部分包括掺杂有镓的半导体材料，主部分中镓的第一浓度小于半导体材料中镓的固体溶解度；及终端部分，位于主部分上方，终端部分掺杂有镓，终端部分中镓的第二浓度大于半导体材料中镓的固体溶解度。

根据本揭露一实施方式，一种半导体元件的制造方法，包括：形成栅堆叠位于鳍片上；蚀刻鳍片以在鳍片中形成与栅堆叠相邻的凹陷；在第一成长阶段持续点胶磊晶前驱物以在凹陷中形成磊晶源极/漏极区的第一部分，磊晶前驱物包括半导体材料前驱物和镓前驱物，在第一成长阶段以第一流量持续点胶镓前驱物；以及在第二成长阶段持续点胶磊晶前驱物以在磊晶源极/漏极区的第一部分上方形成第二部分，在第二成长阶段以第二流量持续点胶镓前驱物，第二流量大于第一流量。

根据本揭露一实施方式，一种半导体元件的制造方法，包括：在鳍片上生成栅堆叠；蚀刻鳍片以生成凹陷在相邻于栅堆叠的鳍片中；点胶多个半导体材料前驱物以生成在凹陷中的第一磊晶层；在点胶完半导体材料前驱物后，点胶掺杂物前驱物以生成杂质层于第一磊晶层上方；在点胶完掺杂物前驱物后，重新点胶半导体材料前驱物以生成在杂质层上的第二磊晶层；以及进行退火以将杂质层的至少一部分扩散到第一磊晶层和第二磊晶层中。

附图说明

当结合随附诸图阅读时，得自以下详细描述最佳地理解本揭露的一实施例。应强调，根据工业上的标准实务，各种特征并未按比例绘制且仅用于说明目的。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。

图1绘示一些实施例的鳍式场效晶体管(Fin field-effect transistor；FinFET)的立体图；

图2及图3绘示一些实施例在制造FinFET在中间阶段的立体图；

图4A至图4C绘示根据一些实施例在制造FinFET中更进一步在中间阶段的剖面图；

图5A至图图5F绘示根据多种实施例的源极/漏极区的剖面图；

图6A至图12B绘示根据一些实施例在制造FinFET中更进一步在中间阶段的剖面图。

【符号说明】

5:区域

50:基板

50N、50P:区域

52:鳍片

52R:凹陷

56:浅沟分离区

58:通道区

60:伪栅极介电质

62:伪栅极

64:光罩

66:栅极分隔物

68:轻掺杂的源极/漏极(LDD)区域

70:源极/漏极区

72:主层

74:终端层

76:层

78M:主层

78F:终端层

80:杂质层

82:终端层

84、84

86、86

100:接触蚀刻停止层(CESL)

102:层间介电层、第一层间介电(ILD)层

110:金属栅极

112:栅极介电质

114:栅极

120:接触开口

122:硅化物

124:下部源极/漏极触点

130:第二层间介电(ILD)层

132:栅极光罩

134:栅极触点

136:上部源极/漏极触点

A-A:截面

B/C-B/C:截面

具体实施方式

以下揭示的实施例内容提供了用于实施所提供的标的的不同特征的许多不同实施例，或实例。下文描述了元件和布置的特定实例以简化本案。当然，这些实例仅为实例且并不意欲作为限制。例如，在以下描述中的第一特征在第二特征之上或上方的形式可包括其中第一特征与第二特征直接接触形成的实施例，且亦可包括其中可于第一特征与第二特征之间形成额外特征，以使得第一特征与第二特征可不直接接触的实施例。此外，本案可在各个实例中重复元件符号及/或字母。此重复是用于简便和清晰的目的，且其本身不指定所论述的各个实施例及/或配置之间的关系。

此外，诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。

在本揭露的一些实施例中，磊晶源极/漏极区中掺杂有镓杂质。应注意，在本揭露的一实施例中，可互换地使用源极及漏极且其结构大体上相同。源极/漏极区在主要部有终端部。终端部有较主要部掺杂更高浓度的镓，并且避免在源极/漏极区的表面产生镓分离。在源极/漏极区的终端部掺杂镓能降低对源极/漏极区的阻抗。避免镓在源极/漏极区表面的分离能助于避免后续蚀刻制程中镓的去除。此外，在源极/漏极区的终端部掺杂镓能增加源极/漏极区的空穴的量，对于特定类型的源极/漏极区特别有利，例如P型的源极/漏极区。源极/漏极区的效能可因此获得改善。

图1根据本揭露的实施例绘示了一个简化的鳍片场效应晶体管(FinFET)的示意图。为了使图示清楚省略了FinFET的一些其他特征(讨论如下)。所绘示的FinFET可以某种方式电性连接或耦合以进行操作，例如单晶体管或多晶体管(例如两个晶体管)。

鳍片场效应晶体管包括从延伸自基板50的鳍片52。浅沟分离区56设置于基板50上，鳍片52从相邻的浅沟分离区56之上或之间突出。虽然浅沟分离区56被叙述/示为分离自基板50，但如本文所使用的“基板”可用于仅指半导体基板或指包括分离区的半导体基板。此外，尽管鳍片52被示为是基板50的单一连续材料，但是鳍片52和/或基板50可包括单一材料或多种材料。在本文中，鳍片52指的是在相邻的浅沟分隔区56之间延伸的部分。

栅极介电质112沿着侧壁且在鳍片52的上表面上方，以及栅极114在栅极介电质112之上。源极/漏极区70设置于相对于栅极114及栅极介电质112在鳍片52的相对侧。栅极分隔物66自栅极介电质112和栅极114将源极/漏极区70分隔开。一层间介电层102设置于源极/漏极区70及浅沟分隔区56之上。在多晶体管形成的实施例中，源极/漏极区70可以在各晶体管之间共享。在其中一个晶体管由多个鳍片52形成的实施例中，相邻的源极/漏极区70可以互相电性连接，例如通过磊晶生长将源极/漏极区70结合，或者透过接触将源极/漏极区70与相同的源极/漏极耦合。

图1进一步绘示几个参考截面。截面A-A沿着鳍片52的纵轴方向例如FinFET在源极/漏极区70之间的电流流动方向。截面B/C-B/C垂直于截面A-A，并延伸穿过FinFET的源极/漏极区70。为求清楚说明，后续附图皆参考这些参考截面。

本文讨论的一些实施例是在使用后栅极制程下形成的FinFET。在其他实施例中，也可以使用先栅极制程。而且，一些实施例考虑了平面元件中使用的情况，例如平面式场校晶体管(Planar FET)。

图2至图12B是根据本揭露一些实施例在制造FinFET的中间阶段的各种视图。图2和图3是示意图。图4A、图6A、图7A、图8A、图9A、图10A、图11A和图12A是沿着图1中的参考截面A-A绘示的剖面图，除了多个鳍片/FinFET。图4B、图4C、图6B、图7B、图8B、图9B、图10B、图11B和图12B是沿着图1中的参考截面B/C-B/C绘示的剖面图，除了多个鳍片/FinFET之外。

图2中绘示了基板50。基板50可为半导体基板像是体半导体(bulksemiconductor)、绝缘体上半导体(Semiconductor-on-insulator,SOI)基板或其他，其可以含掺杂(含P型或N型掺杂物)或无掺杂的。基板50可以是晶圆，例如硅晶圆。通常，SOI基板是在绝缘层上形成的半导体材料层。绝缘层可以是埋入式氧化物(BOX)层、氧化硅层及类似物。绝缘层通常设置在硅或玻璃的基板上。也会使用其他类型基板像是多层式基板或坡度基板。在一些实施例中，基板50的半导体材料可以包括硅、锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。举例来说，当P型元件形成后，基板50可以是一个应变材料像是硅锗合金(Si

基板50含有区域50N及区域50P，区域50N可以用来形成N型元件，像NMOS晶体管。区域50P可以用于形成P型器件，例如PMOS晶体管，例如P型FinFET。区域50N可以与区域50P物理上分开，并且可以在区域50N和区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、分隔结构等)。

鳍片52从基板50延伸形成。鳍片52是半导体带。在一些实施例中，可以通过在基板50中蚀刻沟槽以在基板50中形成鳍片52。蚀刻可以是任何合适的蚀刻制程，例如反应离子蚀刻(reactive ion etch,RIE)，中性束蚀刻(neutral beam etch,NBE)及类似物或其组合。蚀刻可以是异向性的。在形成之后，鳍片52具有宽度W

鳍片可以透过任何适合的方式形成，例如，可使用一道或多道光刻制程，包括双图型制程或多图型制程。通常，双图型制程或多图型制程结合光刻及自校准更能制成图型，例如间距小于使用单个直接光刻制程所获得的间距。例如，在一个实施例中，在基板上方形成牺牲层并使用光刻制程将其图案化。使用自校准制程在图案化的牺牲层旁边形成分隔物。接着将牺牲层去除，剩余分隔物可被用来图案化鳍片。

浅沟分离区56形成于基板50上方且在相邻的鳍片52之间。一绝缘材料形成在中间结构上方作为浅沟分离区56的示例。绝缘材料可为氧化物，例如氧化硅、氮化物及类似物或其组合，并且可以通过高密度等离子体化学气相沉积(high density plasma chemicalvapor deposition,HDP-CVD)及可流动化学气相沉积(flowable chemical vapordeposition,FCVD)形成。(例如，在远程等离子体系统中进行基于化学气相沉积(chemicalvapor deposition,CVD)的材料沉积，并进行后固化以使其转变为另一种材料，例如氧化物)及类似物或其组合。可以使用通过任何合适的方法产生的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD制程形成的氧化硅。一旦形成绝缘材料即可执行退火制程。在一个实施例中，绝缘材料，使得多余的绝缘材料覆盖鳍片52。一些实施例可以利用多层。例如，在一些实施例中，可以先沿着基板50和鳍片52的表面形成衬垫(未示出)。接着，在衬垫上形成如上述的填充材料。对绝缘材料进行除去制程以除去鳍片52上方的多余绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化制程、回蚀制程及类似物及其组合等。平坦化制程曝露鳍片52使鳍片52和绝缘材料的上表面在平坦化制程完成之后是水平的。然后使绝缘材料凹陷，绝缘材料的其余部分形成浅沟分离区56。绝缘材料凹陷使区域50N和区域50P中的鳍片52的上部从相邻的STI区域56之间突出。在凹陷之后，鳍片52的暴露部分在STI区域56的上表面上方延伸高度H

此外，STI区域56的上表面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或其组合。STI区域56的上表面可以通过适当的蚀刻形成平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻制程制成凹陷，例如对绝缘材料的材料具有选择性的蚀刻制程(例如，以比鳍片52的材料更快的速率蚀刻绝缘材料的材料)。例如，可以使用如稀氢氟酸(dHF)的酸类通过适当的蚀刻制程去除化学氧化物。

上述过程仅是如何形成鳍片52的一个例子。在一些实施例中，鳍片可以通过磊晶生长制程生成。举例来说，一个介电层可以生成在基板50的上表面之上，以及沟槽可以蚀刻穿过介电质层以暴露出下面的基板50。同质磊晶结构可以磊晶生长于沟槽中，及可使介电层凹陷使同质磊晶结构从介电层突出以生成鳍片。此外，在一些实施例中，异质磊晶结构可被用于鳍片52。举例来说，在利用鳍片52将STI区域56的绝缘材料平坦化之后，可以使鳍片52凹陷，并且可以在凹陷的鳍片52上磊晶生长与鳍片52不同的材料。在这些实施例中，鳍片52包括凹陷的材料以及布置在凹陷的材料上方的磊晶生长的材料。在另一个实施例中，可以在基板50的上表面之上形成介电层，并且沟槽可以蚀刻穿过该介电层。接着可以使用与基板50不同的材料在沟槽中磊晶生长异质磊晶结构，并可以使介电层凹陷，使得异质磊晶结构从介电层突出以形成鳍片52。在同质磊晶或异质磊晶结构磊晶生长的一些实施例中，尽管原位和植入掺杂可以一起使用，磊晶生长的材料在生长期间可被原位掺杂，此可消除先前和后续的植入。

更进一步，在区域50N(例如，NMOS区域)中磊晶生长与区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍片52的上部分可以从硅锗中生成(Si

此外，可以在鳍片52和/或基板50中形成适当的井(未示出)。在一些实施例中，可以在区域50N中形成P井，并且可以在区域50P中形成N井。在一些实施例中，在区域50N和区域50P两者中形成P井或N井。

在具有不同井类型的实施例中，可以使用光抗蚀剂或其他光罩(未示出)来实现区域50N和区域50P的不同植入步骤。例如，可以在区域50N中的鳍片52和STI区域56上方形成光抗蚀剂。图案化光抗蚀剂以暴露基板50的区域50P，例如PMOS区域。可以通过使用旋转涂布技术(spin-on technique)来形成光抗蚀剂，并且可以使用可接受的光刻技术来对光抗蚀剂进行构图。一旦图案化光抗蚀剂，就在区域50P中执行n型杂质植入，并且光抗蚀剂可以用作掩模以大致上防止n型杂质被植入到诸如NMOS区域的区域50N中。n型杂质可以是植入到该区域中的磷、砷、锑及类似物等，其浓度等于或小于10

在植入区域50P之后，在区域50P中的鳍片52和STI区域56上方形成光抗蚀剂。图案化光抗蚀剂以暴露基板50的区域50N，例如NMOS区域。光抗蚀可以旋转涂布技术生成以及可以适合的光刻技术图案化。一旦图案化光抗蚀剂，就可以在区域50N中执行p型杂质植入，并且光抗蚀剂可以当作光罩以基本上防止p型杂质被植入到诸如PMOS区域之类的区域50P中。p型杂质可以是植入到该区域中的硼、BF

在区域50N和区域50P的植入之后，可以执行退火以活化植入的P型和/或N型杂质。在一些实施例中，磊晶鳍片的生长材料可以在生长期间被原位掺杂，这可以消除植入，即使原位和植入掺杂可以一起使用。

在图3中，伪栅极介电质60形成在鳍片52上方，伪栅极62形成在伪栅极介电质60上方。伪栅极介电质60和伪栅极62可被统称为“伪栅堆叠”，每一个都被称为“伪栅堆叠”，每一个伪栅堆叠包括伪栅极介电质60和伪栅极62。伪栅堆叠沿着鳍片52的侧壁延伸。尽管仅示出了一个伪栅堆叠，但是应当理解，同时形成了多个伪栅堆叠，并且每个鳍片52可具有形成在其上的多个伪栅堆叠。

作为形成伪栅极介电质60和伪栅极62的示例，在鳍片52上形成伪介电层。伪介电层可以是如氧化硅、氮化硅及其组合或类似物等，并且可以根据合适的技术以沉积或热生长。在伪介电层上方形成伪栅极层，并且在伪栅极层上方形成光罩层。伪栅极层可以沉积在伪介电层的上方然后平坦化，例如透过化学机械抛光(chemical mechanical polish,CMP)。光罩层可以沉积在伪栅极层的上方。伪栅极层可为导体材料或非导体材料以及可从包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属之中选择。可以通过物理气相沉积(physical vapor deposition,PVD)、CVD、溅射沉积或本领域已知及用于沉积导电材料的其他技术以沉积伪栅极层。伪栅极层可以由对隔离区域的蚀刻具有高蚀刻选择性的其他材料制成。光罩层可以包括例如氮化硅、氮氧化硅或类似物等。在此示例中，在区域50N和区域50P上形成单个伪栅极层和单个光罩层。应当注意，示出的伪介电层仅覆盖鳍片52，仅出于说明目的。在一些实施例中，可以沉积伪介电层，使得伪介电层覆盖STI区域56，该STI区域56在伪栅极层和STI区域56之间延伸。然后使用适合的光刻和蚀刻技术对光罩层进行构图，以形成光罩64。接着通过适合的蚀刻技术将光罩64的图案转移到伪栅极层以形成伪栅极62。光罩64的图案被进一步转移到伪介电层以形成伪栅极介电质60。伪栅极62覆盖鳍片52的各个通道区58。光罩64的图案可以用于将每个伪栅极62与相邻的伪栅极实体地分开。伪栅极62还可具有长度方向大致上垂直于各个鳍片52的长度方向。

在图4A和图4B中，栅极分隔物66形成在伪栅极62、光罩64和/或鳍片52的暴露表面上。可以通过共形地沉积绝缘材料并随后蚀刻绝缘材料来形成栅极分隔物66。栅极分隔物66的绝缘材料可以是氮化硅、氧化硅、碳氮化硅、氧碳氮化硅及其组合等。在一些实施例中(未示出)，栅极分隔物66由多层绝缘材料形成，并且包括多层。例如，栅极分隔物66可以包括设置在两层氮化硅之间的氧化硅层，或者可以包括多层碳氮氧化硅。在蚀刻之后，栅极分隔物66可以具有弯曲的侧壁(如图4A所示)或可以具有直的侧壁(未示出)。

在形成栅极隔离物66之前或之间，可以执行用于轻掺杂的源极/漏极(LDD)区域68的植入。在具有不同元件类型的实施例中，类似于所讨论的植入，可以在区域50N上方形成光罩，例如光抗蚀剂，同时暴露区域50P，并且可以植入适当类型(例如，p型)杂质。进入区域50P中的暴露鳍片52。随后光罩可以被移除。接着，可以在区域50P上方形成光罩，例如光抗蚀剂，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)植入到区域50N中的暴露的鳍片52中。随后光罩可以被移除。所述n型杂质可以是先前讨论的任何n型杂质，且所述p型杂质可以是先前讨论的任何p型杂质。LDD区域68可具有约10

然后，在鳍片52中形成磊晶源极/漏极区70，以在通道区58中施加应力，从而提高性能。在一些实施例中，磊晶源极/漏极区70可以延伸到LDD区68和/或鳍片52中并且也可以穿透LDD区68和/或鳍片52。在一些实施例中，栅极分隔物66用于将磊晶源极/漏极区70与伪栅极62分开适当的横向距离，使得磊晶源极/漏极区70不会使随后形成的FinFET的栅极短路。

区域50N(如NMOS区)中的磊晶源极/漏极区70，可由遮盖区域50P(如PMOS区)生成，以及在区域50N中蚀刻鳍片52的源极/漏极区以在鳍片52中形成凹陷52R。然后，在凹陷52R中磊晶生长区域50N中的磊晶源极/漏极区70。磊晶源极/漏极区70可以包括任何适合的材料，例如适于n型FinFET。例如，如果鳍片52是硅，则区域50N中的磊晶源极/漏极区70可以包括在通道区58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅或硅及类似物等。区域50N中的磊晶源极/漏极区70可以具有从鳍片52的相应表面突起的表面并且可以具有刻面。

区域50N(例如PMOS区域)中的磊晶源极/漏极区70，可由遮盖区域50P(如PMOS区)生成，以及在区域50N中蚀刻鳍片52的源极/漏极区以在鳍片52中形成凹陷52R。然后，在凹陷52R中磊晶生长区域50N中的磊晶源极/漏极区70。磊晶源极/漏极区70可以包括任何适合的材料，例如适于p型FinFET。例如，如果鳍片52是硅，则区域50P中的磊晶源极/漏极区70可以包括在通道区58中施加压缩应变的材料，诸如硅锗、锗、锗锡及类似物。区域50P中的磊晶源极/漏极区70可以具有从鳍片52的相应表面突起的表面并且可以具有刻面。

磊晶源极/漏极区70和/或鳍片52可以掺杂有杂质以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的制程。源极/漏极区的杂质浓度可以在大约10

在一些实施例中，磊晶源极/漏极区70被掺杂有杂质，这将助于减小与磊晶源极/漏极区70的接触电阻。在一些实施例中，杂质是镓。在一些示例中，镓可具有利的方面。例如，镓在锗中的固体溶解度高于硼等其他杂质。因此，当在磊晶源极/漏极区70中的锗含量高时，例如形成p型磊晶源极/漏极区70时，镓可具有更高的掺杂物活化，因此，与其他掺杂物相比，镓贡献更多的空穴。这使当镓集中在磊晶源极/漏极区70的接触区附近时，有助于降低接触电阻。

镓与锗间的键能低，因此，镓易于偏析到包含锗的磊晶源极/漏极区70的表面。根据一些实施例，磊晶源极/漏极区70以减少镓偏析的量和/或减轻镓偏析的效果的方式生长。在形成之后，磊晶源极/漏极区70在磊晶源极/漏极区70的表面附近具有大的掺杂物浓度，但是掺杂物没有完全隔离到磊晶源极/漏极区70的表面。如下面进一步讨论的，可以在磊晶源极/漏极区70的上表面下方延伸大约2nm至大约12nm的区域高度掺杂镓。此外，如下文进一步所讨论，磊晶源极/漏极区70可以共掺杂有多种杂质，例如镓和硼。

作为用于在区域50N和区域50P中形成磊晶源极/漏极区70的磊晶制程的结果，磊晶源极/漏极区70的上表面具有刻面，该刻面横向向外扩展超过鳍片52的侧壁。在一些实施例中，这些刻面导致相同FinFET的相邻磊晶源极/漏极区域70合并，如图4B所示。在其他实施例中，如图4C所示，在磊晶制程完成之后，相邻的磊晶源极/漏极区70保持分离。掺杂物的分离可以取决于磊晶源极/漏极区70的磊晶生长方向。掺杂物偏析可以沿不同的结晶方向以不同的速率发生，取决于掺杂物和基底半导体材料。例如，当生长掺杂镓的硅锗时，与沿着<100>方向相比，沿着<111>方向的镓具有更大的偏析驱动力和更大的活化能。如图4B和图4C所示，如此一来，形成具有刻面表面的磊晶源极/漏极区70可以帮助减少在磊晶源极/漏极区70的表面处的镓偏析。在磊晶成长期间，可以选择生长条件以有利于沿着<111>方向的生长并促进具有多面刻面的磊晶源极/漏极区70的形成。举例来说，可以通过在诸如至少约550℃的温度的高温下生长并且通过在低压下生长来促进沿<111>方向的生长，像是范围在约10Torr至约300Torr的低压。

在图4B和图4C所示的实施例中，形成栅极分隔物66，其覆盖鳍片52的侧壁的一部分，该侧壁在STI区域56上方延伸，从而阻止了磊晶生长。在一些其他实施例中，可以调整用于形成栅极分隔物66的分隔物蚀刻以去除分隔物材料，以允许磊晶生长的区域延伸到STI区域56的表面。

图5A至图5F示出了根据各种实施例的磊晶源极/漏极区70。具体地，更详细地示出了来自图4A的区域5。图5A至图5F中的每一个绘示根据一个实施例的磊晶源极/漏极区70，然而，应当理解，FinFET可以形成为具有来自所示出的实施例中的一些、全部或没有的特征。所示的磊晶源极/漏极区70由适于如上所述的p型FinFET的材料形成，并且可以形成在区域50P中。所示的每个磊晶源极/漏极区70具有主要部分和在主要部分之上的终端部分，终端部分是高掺杂的。

图5A示出了包括主层72和终端层74的磊晶源极/漏极区70。主层72位于鳍片52中，与LDD区域68相邻，并且终端层74位于主层72上。主层72和终端层74由相同的基底半导体材料形成，例如硅锗、锗、锗锡等。然而，主层72和终端层74被掺杂到不同的杂质浓度。具体而言，终端层74的掺杂物浓度大于主层72的掺杂物浓度。例如，当磊晶源极/漏极区70是镓掺杂的硅锗时，终端层74可以掺杂比主层72更多的镓。

从主层72的上表面到主层72的下表面，主层72具有恒定的掺杂物浓度。主层72中的掺杂物浓度低。具体而言，主层72中的掺杂物浓度小于磊晶源极/漏极区70的基础半导体材料中的掺杂物的固体溶解度。镓在硅锗中的固体溶解度取决于温度和硅与锗的确切比例，但通常在约3×10

终端层74从终端层74的上表面到终端层74的下表面具有恒定的掺杂物浓度。终端层74中的掺杂物浓度是大的。具体而言，终端层74中的掺杂物浓度大于在磊晶源极/漏极区70的基底半导体材料中掺杂物的固体溶解度。当磊晶源极/漏极区70是掺杂镓的硅锗时，掺杂区中的镓浓度为终端层74可在约5×10

通过以主层72和终端层74形成磊晶源极/漏极区70，所得到的磊晶源极/漏极区70在磊晶源极/漏极区70的表面附近具有大的掺杂物浓度，但掺杂物不是隔离到磊晶源极/漏极区70的表面。如此一来，即使在对磊晶源极/漏极区70进行诸如接触开口蚀刻制程(进一步讨论如下)的蚀刻制程之后，磊晶源极/漏极区70在磊晶源极/漏极区70的表面附近也可以具有大的掺杂物浓度。

作为形成主层72和终端层74的示例，可以执行磊晶生长制程，其中将中间结构暴露于几种前驱物。前驱物包括多种半导体材料的前驱物以及一种或多种掺杂物前驱物。半导体材料前驱物是用于沉积基底半导体材料的前驱物，例如硅锗、锗、锗锡及类似物等。例如，在基底半导体材料是硅锗的实施例中，半导体材料前驱物可以包括硅前驱物(例如硅烷(SiH

图5B绘示包括单一层76的磊晶源极/漏极区70。层76由基底半导体材料如硅锗、锗、锗锡等形成。层76还具有分级的杂质浓度。具体而言，层76的掺杂物浓度沿着方向D

作为生成层76的示例，可以执行磊晶生长制程，其中将中间结构暴露于几种前驱物。前驱物包括多种半导体材料前驱物和一种或多种掺杂物前驱物。半导体材料前驱物是用于沉积基底半导体材料的前驱物，例如硅锗、锗、锗锡或类似物等，并且可以是类似于上述的半导体材料前驱物。掺杂物前驱物是所需掺杂物的任何前驱物，并且可以是类似于以上讨论的掺杂物前驱物。在磊晶生长过程中，中间结构同时暴露于半导体材料前驱物和掺杂物前驱物。当生长层76时，可以调节前驱物的流量比。具体而言，当形成层76的下部时，掺杂物前驱物可以低流量流动，而当形成层76的上部时，可以高流量流动。例如，镓前体可以在生长开始时以约20sccm至约100sccm范围内的速率流动，并且可以连续地增加以在约20sccm至约100sccm范围内的较高速率流动，生长结束时为100sccm。可以在生长期间连续地调节各种前驱物的流速以形成期望的掺杂浓度的层76。

图5C绘示出磊晶源极/漏极区70，其包括主层78M、终端层78F和杂质层80。主层78M和终端层78F均由如硅锗、锗、锗锡等的基底半导体材料形成，并被掺杂至相同的杂质浓度。杂质层80可以是大致纯的杂质层，主层78M和终端层78F均掺杂有杂质。接续上述示例，主层78M和终端层78F可以各自为掺杂镓的硅锗，并且杂质层80可以是大致纯的镓层。

主层78M和终端层78F形成为相同的低掺杂物浓度。具体而言，主层78M和终端层78F中的掺杂物浓度小于在磊晶源极/漏极区70的基底半导体材料中掺杂物的固体溶解度(如上所述)。例如，当磊晶源极/漏极区70是掺杂镓的硅锗时，主层78M和终端层78F中的镓浓度可以在大约2×10

杂质层80是掺杂物大致纯的层，例如镓。磊晶源极/漏极区70包括杂质层80和终端层78F的交替层。例如，磊晶源极/漏极区70可以包括三个终端层78F和三个杂质层80。杂质层80可以非常薄。在一些实施例中，杂质层80为一个单层厚。

作为形成各层的示例，可以执行多个磊晶生长制程以形成主层78M和终端层78F，其中中间结构暴露于几种前驱物。在每个磊晶生长制程之间，执行沉积制程以形成杂质层80。主层78M和终端层78F可以使用与上文关于图5A所讨论的类似的前驱物通过磊晶生长制程形成。每个杂质层80可以通过Delta型杂质掺杂制程形成在相应的下层(例如，主层78M或终端层78F)的暴露表面上。可以通过例如在停止半导体材料前驱物的流动之后使掺杂物前驱物流动而不使半导体材料前驱物流动来实现Delta型杂质掺杂。在一些实施例中，掺杂物前驱物为例如氯化镓(GaCl

在形成以上讨论的各种层之后，可以选择性地执行退火。所得的退火后结构如图5D所示。退火将一些部分或全部杂质层80扩散到周围的终端层78F和主层78M的顶部中，从而形成掺杂的终端层82。每个掺杂终端层82可以具有相同的掺杂物浓度，该浓度可以大于掺杂物在磊晶源极/漏极区70的基底半导体材料中的固体溶解度。这样，磊晶源极/漏极区70的上部在磊晶源极/漏极区70的表面附近具有大的掺杂物浓度，而没有将掺杂物隔离到磊晶源极/漏极区70的表面。退火之后，每个掺杂的终端层82可具有相同的结晶结构。

图5E绘示出与图5A的实施例相似的磊晶源极/漏极区70，除了用等效的超晶格结构84代替了终端层74外。超晶格结构84在电功能方面可以与终端层74相似，具有与终端层74相同的能带结构。然而，代替单个连续层，超晶格结构84由多个交替的超晶格层84

超晶格层84

由交替的基底半导体材料形成超晶格层84

图5F示出了与图5A的实施例相似的磊晶源极/漏极区70，除了终端层74被多个交替的终端层84

终端层86

可以使用与上述关于图5A所讨论的那些类似的前驱物通过磊晶生长制程来形成主层72以及终端层86

可以通过控制磊晶生长制程中的环境条件来控制终端层86

关于图5A至图5F描述的磊晶源极/漏极区70被描述为具有镓杂质。在一些实施例中，磊晶源极/漏极区70共掺杂有多种杂质。具体而言，除了镓之外，磊晶源极/漏极区域70可以进一步掺杂有硼。例如，主层72和终端层74(参见图5A)、层76(参见图5B)、主层78M和终端层78F(参见图5C)、主层72以及超晶格层86

在图6A和图6B中，在中间结构上方沉积第一ILD(Inter-layer dielectric)层102。第一ILD层102可以由介电材料形成，并且可以通过诸如CVD，等离子体增强CVD(PECVD)或FCVD的任何合适的方法来沉积。介电材料可以包括磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、未掺杂硅玻璃(USG)或类似物。其他绝缘材料可以使用通过任何合适的制程形成。在一些实施例中，接触蚀刻停止层(CESL)100设置在第一ILD层102与磊晶源极/漏极区70、光罩64和栅极分隔物66之间。CESL 100可以包括具有与第一ILD层102的材料不同的蚀刻速率的介电质材料，例如氮化硅、氧化硅、氮氧化硅或类似物。

在图7A和图7B中，可以执行如CMP的平坦化制程以平坦化第一ILD层102的上表面与伪栅极62或光罩64的上表面。平坦化制程还可以去除伪栅极62上的光罩64，以及沿着光罩64的侧壁的栅极分隔物66的一部分。在平坦化制程之后，伪栅极62、栅极分隔物66和第一ILD层102的上表面是水平的。因此，伪栅极62的上表面通过第一ILD层102暴露。在一些实施例中，可以保留光罩64，在这种情况下，平坦化制程使第一ILD层102的上表面与光罩64的上表面齐平。

在图8A和图8B中，伪栅极62被去除并且被金属栅极110代替。金属栅极110包括栅极介电质112和栅极114。作为形成金属栅极110的示例，在一个或多个蚀刻步骤中去除伪栅极62和光罩64(如果存在的话)，进而形成凹陷。伪栅极介电质60在凹陷中的部分也可以被去除。在一些实施例中，仅伪栅极62被去除并且伪栅极介电质60保留并且被凹陷暴露。在一些实施例中，伪栅极介电质60从管芯的第一区域(例如，核心逻辑区域)中的凹陷中去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽中。在一些实施例中，通过各向异性干蚀刻制程去除伪栅极62。例如，蚀刻制程可以包括使用反应气体的干蚀刻制程，该反应气体选择性地蚀刻伪栅极62而不蚀刻第一ILD层102或栅极分隔物66。凹陷暴露出鳍片52。具体地，通道区58被凹陷暴露出。每个通道区58设置在磊晶源极/漏极区70的相邻对之间。在去除期间，当蚀刻伪栅极62时，伪栅极介电质60可以用作蚀刻停止层。接着可以在去除伪栅极62之后可选择性地去除伪栅极介电质60。去除之后，栅极介电质112保形地沉积在凹陷中，例如在鳍片52的顶表面和侧壁上以及在栅极分隔物66的侧壁上。栅极介电质112也可以形成在第一ILD层102的上表面之上。根据一些实施例，栅极介电质112包括氧化硅、氮化硅或其多层。在一些实施例中，栅极介电质112包括高k介电材料，并且在这些实施例中，栅极介电质112可以具有大于约7.0的k值，并且可以包括金属氧化物或Hf、Al、Zr、La、Mg、Ba、Ti、Pb的硅酸盐及其组合。栅极介电质112的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD及类似物。在伪栅极介电质60的一部分保留在凹陷中的实施例中，栅极介电质112包括伪栅极介电质60的材料(例如，SiO 2)。栅极114分别沉积在栅极介电质112上，并填充凹陷的其余部分。栅极114可包括诸如TiN、TiO、TaN、TaC、Co、Ru、Al、W及其组合或其多层的含金属的材料。例如，尽管示出了单层栅极114，但是每个栅极114可以包括任意数量的衬里层、任意数量的功函数调整层和填充材料。在填充栅极114之后，可以执行诸如CMP的平坦化制程以去除栅极介电质112的多余部分和栅极114的材料，多余部分在第一ILD层102的上表面的上方。栅极114和栅极介电质112的材料的多余部分因此形成所得FinFET的替换栅极。金属栅极110也可以被称为“栅堆叠”或“替换栅堆叠”。金属栅极110可以沿着鳍片52的通道区58的侧壁延伸。

在区域50N和区域50P中的栅介电质112的形成可以同时发生，使得每个区域中的栅介电质112由相同的材料形成，并且可以同时发生栅极114的形成，使得每个区域中的栅极114由相同的材料形成。在一些实施例中，每个区域中的栅极介电质112可以通过不同的制程形成，使得栅极介电质112可以是不同的材料，和/或每个区域中的栅极114可以通过不同的制程形成，使栅极114可以是不同的材料。当使用不同的制程时，可以使用各种遮盖步骤来遮盖和暴露适当的区域。

在图9A和图9B中，形成穿过第一ILD层102和CESL 100的接触开口120，从而暴露磊晶源极/漏极区70。可以使用适合的光刻和蚀刻技术来形成接触开口120。在一些实施例中，磊晶源极/漏极区70的一些损失可因例如过度蚀刻来蚀刻接触开口120而实现。然而，尽管根据各种实施例的磊晶源极/漏极区70在磊晶源极/漏极区70的表面附近具有大的掺杂物浓度，但是掺杂物不会偏析到磊晶源极/漏极区70的表面。因此，即使磊晶源极/漏极区70损失了一些，仍可以实现高掺杂浓度，这可以减小与磊晶源极/漏极区70的接触电阻。

然后，在磊晶源极/漏极区70由接触开口120暴露的部分上及接触开口120中形成硅化物122。可以通过在接触开口120中沉积金属并进行退火来形成硅化物122。该金属可以是例如钛或钴，它们分别可以形成TiSi

在一些实施例中，可以在形成硅化物122之前执行磊晶源极/漏极区70的硅化物预清洁。例如，当蚀刻接触开口120时，自然氧化物可以形成在磊晶源极/漏极区70的表面上。硅化物前清洁可以是例如从磊晶源极/漏极区70的表面去除氟化物和自然氧化物的湿清洁。富含镓的原生氧化物(例如，Ga

在图10A和图10B中，下部源极/漏极触点124形成在接触开口120中。衬里层(例如扩散阻挡层、粘附层等)和导电材料形成在接触开口120中、在硅化物122上。衬里可包括钛、氮化钛、钽、氮化钽或类似物。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似物。可以执行如CMP的平坦化制程以从第一ILD层102的表面去除多余的材料。剩余的衬里和导电材料在接触开口120中形成下部源极/漏极触点124。下部源极/漏极触点124实体和电性耦合到磊晶源极/漏极区70。

在图11A和图11B中，第二ILD层130沉积在第一ILD层102和下部源极/漏极触点124上方。在一些实施例中，第二ILD层130是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD层130由诸如PSG、BSG、BPSG、USG或类似物的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法来沉积。根据一些实施例，在形成第二ILD层130之前，可以使金属栅极110凹陷，使得在金属栅极110的正上方和栅极分隔物66的相对部分之间形成凹陷。在凹陷中填充包括一层或多层介电材料(例如氮化硅、氮氧化硅或类似物)的栅极光罩132，然后进行平坦化制程以去除在第一ILD层102上延伸的介电材料的多余部分。

在图12A和图12B中，通过第二ILD层130形成栅极触点134和上部源极/漏极触点136。穿过第二ILD层130形成用于栅极触点134和上部源极/漏极触点136的开口。可以使用适合的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘着层或类似物的衬垫以及导电材料。衬垫可包括钛、氮化钛、钽、氮化钽或类似物等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍或类似物。可以执行诸如CMP的平坦化制程以从第二ILD层130的表面去除多余的材料。其余的衬垫和导电材料在开口中形成栅极触点134和上部源极/漏极触点136。上部源极/漏极触点136实体地和电性地耦合到下部源极/漏极触点124，并且栅极触点134实体地和电性地耦合到金属栅极110。栅极触点134可以穿透栅极光罩132(如果存在)。栅极触点134和上部源极/漏极触点136可以以不同的制程形成，或者可以相同的制程形成。栅极触点134和上部源极/漏极触点136中的每一个可以形成为不同的横截面，这可以避免触点的短路。

实施例可以实现优点。用诸如镓的杂质掺杂磊晶源极/漏极区70可以增加源极/漏极区中的空穴数量，这对于诸如p型源极/漏极区的某些类型的源极/漏极区可能是特别有利的。使用本文所述的磊晶生长制程形成磊晶源极/漏极区70可以帮助磊晶源极/漏极区70在磊晶源极/漏极区70的表面附近具有大的掺杂物浓度，而不会将掺杂物完全偏析到磊晶源极/漏极区70的表面上。因此可以避免在用于形成接触开口120的蚀刻过程中去除镓，并且可以通过在富含镓的区域中形成硅化物122来降低与磊晶源极/漏极区域70的接触电阻。此外，在生长期间而不是通过植入来掺杂磊晶源极/漏极区70可以避免在掺杂物植入期间在通道区58中发生应力松弛。由此可以改善所得的FinFET的性能。

在一个实施例中，一种结构包括：具有沟道区的半导体基板；以及具有通道区的半导体基板。通道区上方的栅堆叠；以及与栅堆叠相邻的磊晶源极/漏极区，该磊晶源极/漏极区包括：半导体基板中的主要部分，主要部分包括掺杂有镓的半导体材料，主要部分中的镓的第一浓度较小于镓在半导体材料中的固体溶解度；在主部分上的终端部分，该终端部分掺有镓，终端部分中镓的第二浓度大于半导体材料中镓的固体溶解度。

在该结构的一些实施例中，主部分具有第一厚度，终端部分具有第二厚度，且第二厚度小于第一厚度。在该结构的一些实施例中，主部分包括掺杂有镓到第一浓度的硅锗的第一层，并且终端部分包括掺杂有第二浓度的镓的硅锗的第二层。在该结构的一些实施例中，主要部分包括掺杂镓至第一浓度的硅锗的第一层，并且终端部分包括掺杂镓至第二浓度的硅锗的多个第二层。在该结构的一些实施例中，多个第二层中的每一个具有相同的结晶结构。在该结构的一些实施例中，多个第二层中的各个第二层在具有第一结晶结构或第二结晶结构之间交替，第一结晶结构与第二结晶结构不同。在该结构的一些实施例中，主要部分包括掺杂镓的硅锗的层，并且终端部分包括交替的掺杂镓的硅层和掺杂有镓的锗的层，硅层掺杂的镓比锗层多。在该结构的一些实施例中，磊晶源极/漏极区具有刻面，该刻面侧向延伸超过半导体基底的侧壁。在一些实施例中，该结构还包括：在磊晶源极/漏极区上方的层间介电质(ILD)层；以及源极/漏极触点延伸通过ILD层；设置在源极/漏极触点和终端部分之间的硅化物，该硅化物包括镓。

在一个实施例中，一种方法包括：在鳍片上形成栅堆叠；蚀刻鳍片以在与该栅堆叠相邻的鳍片中形成凹陷；在第一成长阶段期间分配磊晶前驱物以在凹陷中形成磊晶源极/漏极区的第一部分，磊晶前驱物包括半导体材料前驱物和镓前驱物，在第一成长阶段中以第一流量点胶镓前驱物；在第二成长阶段中点胶磊晶前驱物以在磊晶源极/漏极区的第一部分上方形成磊晶源极/漏极区的第二部分，在第二成长阶段中以第二流量点胶镓前驱物，第二流量大于第一流量。

在该方法的一些实施例中，第一部分包括掺杂镓至第一浓度的半导体材料的第一层，并且第二部分包括掺杂有镓至第二浓度的半导体材料的第二层，第一浓度小于镓在半导体材料中的固体溶解度，第二浓度大于镓在半导体材料中的固体溶解度。在该方法的一些实施例中，第一部分包括掺杂镓至第一浓度的半导体材料的第一层，并且在第二成长阶段期间点胶磊晶前驱物包括：在第二成长阶段期间点胶磊晶前驱物以形成第一层上的多个第二层。在一些实施例中，该方法还包括：在第二成长阶段期间，在第一温度下生长多个第二层的第一子集；在第二成长阶段中，在第二温度下生长多个第二层的第二子集，第二温度大于第一温度。在该方法的一些实施例中，第一层包括掺杂有镓至第一浓度的硅锗，其中多个第二层的第一子集包括掺杂有镓至第二浓度的锗，并且其中多个第二层包括掺杂有镓至第三浓度的硅，第三浓度大于第二浓度，第二浓度大于第一浓度。在该方法的一些实施方案中，磊晶前驱物还包括硼前驱物。在一些实施例中，该方法还包括：在磊晶源极/漏极区上方沉积层间介电质(ILD)层；蚀刻ILD层中的开口，该开口暴露出磊晶源极/漏极区的第二部分；在磊晶源极/漏极区的开口和第二部分中形成硅化物，该硅化物包括镓；并在开口和硅化物上形成源极/漏极触点。

在一个实施例中，一种方法包括：在鳍片上形成栅堆叠；蚀刻鳍片以在相邻栅堆叠的鳍片中形成凹陷；点胶半导体材料前驱物以在凹陷中形成第一磊晶层；在点胶半导体材料前驱物之后，点胶掺杂物前驱物以在第一磊晶层上形成杂质层；在分配掺杂物前驱物之后，重新点胶半导体材料前驱物以在杂质层上形成第二磊晶层；进行退火以将杂质层的至少一部分扩散到第一磊晶层和第二磊晶层中。

在该方法的一些实施例中，半导体材料前体包括锗烷，掺杂物前驱物是氯化镓，并且在点胶掺杂物前驱物之后，杂质层包括以氯终止的镓单层。在一些实施例中，该方法还包括：在点胶掺杂物前驱物之后并且在恢复半导体材料前驱物的点胶之前，在杂质层上点胶还原剂，该还原剂从镓单层去除氯。在该方法的一些实施例中，重新开始半导体材料前驱物的点胶包括同时点胶还原剂和半导体材料前驱物，该还原剂从镓单层去除氯。

前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本揭露的样态。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。