半导体装置和半导体系统

相关申请的交叉引用

本申请要求于2019年12月4日提交韩国知识产权局的韩国专利申请第10-2019-0160239号的优先权，其整体内容通过引用合并于此。

技术领域

本公开的实施方式涉及执行占空比调整操作的半导体装置，占空比调整操作用于调整内部时钟信号的相位。

背景技术

随着半导体系统被开发用于高速操作，日益需求半导体系统中包括的半导体装置之间的高数据传送速率(或高带宽的数据通信)。作为对该需求的回应，已提出高级技术。例如，可以使用时钟分频技术以高速接收或输出数据。如果时钟信号被分频，则多个多相位时钟信号可以被生成以具有彼此不同的相位。在该情况下，可以使用多个多相位时钟信号使数据并行化或串行化以提高输入到半导体装置或者从半导体装置输出的数据的传送速度。

发明内容

根据一实施方式，一种半导体装置包括内部时钟生成电路和数据处理电路。内部时钟生成电路被配置成使通过对时钟信号进行分频而生成的第一分频时钟信号至第四分频时钟信号延迟基于第一码信号和第二码信号而调整的延迟时间以生成第一内部时钟信号至第四内部时钟信号。数据处理电路被配置成与第一内部时钟信号至第四内部时钟信号同步地对准内部数据以生成输出数据，以及被配置成根据读取命令被输入的时间点基于第一命令阻挡信号和第二命令阻挡信号而中断输出数据的生成。

根据另一实施方式，一种半导体系统包括第一半导体装置和第二半导体装置。第一半导体装置被配置成在占空比调整操作期间检测输出数据的有效时段，以及被配置成生成第一码信号和第二码信号以及第一命令阻挡信号和第二命令阻挡信号。第二半导体装置被配置成与第一内部时钟信号至第四内部时钟信号同步地从内部数据生成输出数据，以及被配置成基于第一命令阻挡信号和第二命令阻挡信号中断输出数据的生成，第一内部时钟信号至第四内部时钟信号是通过将第一分频时钟信号至第四分频时钟信号延迟基于第一码信号和第二码信号调整的延迟时间而生成的。

根据又一实施方式，一种执行占空比调整操作的方法包括：根据操作码信号进入占空比调整操作；在占空比调整操作期间改变第一码信号和第二码信号的逻辑电平；使用通过第一码信号和第二码信号设定的延迟时间来调整从时钟信号生成的内部时钟信号的相位；以及与内部时钟信号同步地对准内部数据以生成输出数据以及检测输出数据的有效时段。

附图说明

图1是示出根据本公开的一实施方式的半导体系统的配置的框图。

图2是示出根据本公开的一实施方式的半导体系统的用于执行占空比调整操作的操作码信号的各种逻辑电平组合的表格。

图3是示出图1的半导体系统中包括的内部时钟生成电路的配置的框图。

图4是示出图3的内部时钟生成电路中包括的相位调整电路的配置的框图。

图5是示出图4的相位调整电路中包括的第一相位调整电路的配置的电路图。

图6是示出图4的相位调整电路中包括的第二相位调整电路的配置的电路图。

图7是示出图1的半导体系统中包括的数据处理电路的配置的框图。

图8是示出图7的数据处理电路中包括的移位电路的配置的框图。

图9示出了图8的移位电路中包括的第一移位电路的配置。

图10示出了图8的移位电路中包括的第二移位电路的配置。

图11示出了图8的移位电路中包括的第三移位电路的配置。

图12示出了图8的移位电路中包括的第四移位电路的配置。

图13是示出图7的数据处理电路中包括的信号合成电路的配置的框图。

图14示出了图13的信号合成电路中包括的第一合成电路的配置。

图15示出了图13的信号合成电路中包括的第二合成电路的配置。

图16示出了图13的信号合成电路中包括的第三合成电路的配置。

图17示出了图13的信号合成电路中包括的第四合成电路的配置。

图18和图19是示出根据本公开的一实施方式的半导体系统的占空比调整操作的时序图。

图20是示出根据本公开的一实施方式的半导体系统的占空比调整操作的流程图。

图21和图22是示出根据本公开的一实施方式的半导体系统的操作的时序图，该操作用于在占空比调整操作期间根据读取命令被输入的时间点而中断输出数据的生成。

图23是根据本公开的一实施方式的电子系统的配置的框图。

具体实施方式

在下文中，当参数被称为“预定的”时，旨在说明参数的值是在参数被用在处理或算法中之前被确定的。参数的值可以在处理或算法开始时被设定或者可以在处理或算法被执行的时段期间被设定。

将理解，尽管本文使用术语“第一”、“第二”、“第三”等描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于识别一个元件与另一元件。因此，一些实施方式中的第一元件可以在其他实施方式中被称为第二元件而不偏离本公开的教导。

此外，将理解，当元件被称为“连接”或“耦接”至另一元件时，其可以直接连接或耦接至该另一元件，或者可以存在居间的元件。相反，当元件被称为“直接连接”或“直接耦接”至另一元件时，不存在居间的元件。

逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应于具有逻辑“高”电平的信号时，具有第二电压的信号对应于具有逻辑“低”电平的信号。在一实施方式中，逻辑“高”电平可以被设定为高于逻辑“低”电平的电压电平的电压电平。同时，信号的逻辑电平可以根据实施方式被设定为不同或相反。例如，在一实施方式中具有逻辑“高”电平的特定信号可以在其他实施方式中被设定为具有逻辑“低”电平。

下文将参照附图详细描述本公开的各实施方式。然而，本文描述的实施方式仅用于说明的目的，并非旨在限制本公开的范围。

图1是示出根据本公开的一实施方式的半导体系统1的配置的框图。如图1中所示，半导体系统1可以包括第一半导体装置10和第二半导体装置20。第二半导体装置20可以包括内部时钟生成电路100、核心电路200和数据处理电路300。

第一半导体装置10可以接收操作码信号OP<1:2>以执行占空比调整操作。第一半导体装置10可以在占空比调整操作期间向第二半导体装置20输出时钟信号CLK、读取命令RD、第一码信号GCD<1:16>、第二码信号PCD<1:12>、第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB。第一半导体装置10可以在占空比调整操作期间改变第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB的逻辑电平组合直到输出数据DO<1:16>被生成为具有与预定脉宽对应的有效时段为止。第一半导体装置10可以在读取命令RD与时钟信号CLK的上升沿同步地从第一半导体装置10输出时生成用于阻挡输出数据DO<1:16>的生成的第一命令阻挡信号BLK_I。第一半导体装置10可以在读取命令RD与时钟信号CLK的下降沿同步地从第一半导体装置10输出时生成用于阻挡输出数据DO<1:16>的生成的第二命令阻挡信号BLK_IB。

内部时钟生成电路100可以基于第一码信号GCD<1:16>和第二码信号PCD<1:16>调整延迟时间。内部时钟生成电路100可以对时钟信号CLK进行分频以生成第一分频时钟信号至第四分频时钟信号(图3的ICLK、QCLK、IBCLK和QBCLK)。内部时钟生成电路100可以将第一分频时钟信号至第四分频时钟信号(图3的ICLK、QCLK、IBCLK和QBCLK)延迟通过第一码信号GCD<1:16>和第二码信号PCD<1:12>调整的延迟时间以生成第一内部时钟信号至第四内部时钟信号DCLK<1:4>。

核心电路200可以在读取命令RD被输入到核心电路200时输出其中存储的内部数据ID<1:16>。核心电路200可以在占空比调整操作期间在读取命令RD被输入到核心电路200时输出具有设定模式(set pattern)的内部数据ID<1:16>。内部数据ID<1:16>的设定模式可以对应于内部数据ID<1:16>中包括的所有比特位具有逻辑“高”电平的模式。替选地，内部数据ID<1:16>的设定模式可以对应于内部数据ID<1:16>中包括的所有比特位具有逻辑“低”电平的模式或者可以对应于内部数据ID<1:16>中包括的一些比特位具有逻辑“低”电平并且内部数据ID<1:16>中包括的剩余比特位具有逻辑“高”电平的其他模式。内部数据ID<1:16>的设定模式可以被提供为具有与输出数据DO<1:16>相同的逻辑电平，使得第一半导体装置10检测输出数据DO<1:16>的有效时段。

数据处理电路300可以在读取命令RD被输入到数据处理电路300时与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步地对准内部数据ID<1:16>以生成输出数据DO<1:16>。数据处理电路300可以在读取命令RD被输入到数据处理电路300时基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB来中断输出数据DO<1:16>的生成。数据处理电路300可以在读取命令RD被输入到数据处理电路300时基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB生成通过外部电压驱动的输出数据DO<1:16>。外部电压可以由半导体系统1中使用的电源电压(图5的VDD)和地电压(图5的VSS)设定。

下面将参照图2描述用于执行半导体系统1的占空比调整操作的操作码信号OP<1:2>的各逻辑电平组合。

首先，当占空比调整操作被禁用时，操作码信号OP<1:2>可以被设定为具有逻辑电平组合“00”。

接下来，在其中在占空比调整操作期间读取命令RD与时钟信号CLK的上升沿同步以阻挡输出数据DO<1:16>的生成的第一情况(BLOCK_ICLK)下，操作码信号OP<1:2>可以被设定为具有逻辑电平组合“01”。在操作码信号OP<1:2>中，逻辑电平组合“01”意味着操作码信号OP<1:2>的第一比特位OP<1>具有逻辑“高”电平，而操作码信号OP<1:2>的第二比特位OP<2>具有逻辑“低”电平。

接下来，在其中在占空比调整操作期间读取命令RD与时钟信号CLK的下降沿同步以阻挡输出数据DO<1:16>的生成的第二情况(BLOCK_IBCLK)下，操作码信号OP<1:2>可以被设定为具有逻辑电平组合“10”。在操作码信号OP<1:2>中，逻辑电平组合“10”意味着操作码信号OP<1:2>的第一比特位OP<1>具有逻辑“低”电平，而操作码信号OP<1:2>的第二比特位OP<2>具有逻辑“高”电平。

图3是示出内部时钟生成电路100的配置的框图。如图3中所示，内部时钟生成电路100可以包括分频电路110和相位调整电路120。

分频电路110可以对时钟信号CLK进行分频以生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。分频电路110可以生成具有作为时钟信号CLK的频率的一半的频率的第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK。第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK之间的相位差可以是90度。第一分频时钟信号ICLK可以与时钟信号CLK的上升沿同步地生成。第三分频时钟信号IBCLK可以与时钟信号CLK的下降沿同步地生成。

相位调整电路120可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号和第二码信号GCD<1:16>和PCD<1:12>调整的延迟时间以生成第一内部时钟信号DCLK<1>、第二内部时钟信号DCLK<2>、第三内部时钟信号DCLK<3>和第四内部时钟信号DCLK<4>。

图4是示出相位调整电路120的配置的框图。如图4所示，相位调整电路120可以包括第一相位调整电路121和第二相位调整电路122。

第一相位调整电路121可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号GCD<1:16>调整的第一延迟时间以生成第一延迟时钟信号ICLKD、第二延迟时钟信号QCLKD、第三延迟时钟信号IBCLKD和第四延迟时钟信号QBCLKD。

第二相位调整电路122可以将第一延迟时钟信号至第四延迟时钟信号ICLKD、QCLKD、IBCLKD和QBCLKD延迟根据第二码信号PCD<1:12>调整的第二延迟时间以生成第一内部时钟信号至第四内部时钟信号DCLK<1:4>。

图5是示出第一相位调整电路121的配置的电路图。如图5中所示，第一相位调整电路121可以包括第一缓冲器IV11、第一延迟时间调整电路1211、第二缓冲器IV21和第二延迟时间调整电路1212。

第一缓冲器IV11可以反相缓冲第一分频时钟信号ICLK以向节点nd11输出第一分频时钟信号ICLK的反相缓冲信号。

第一延迟时间调整电路1211可以使用以下器件来实现：多个开关N11、N12、N13、N14、N15、N16、N17和N18，多个PMOS型电容器CP11、CP12、CP13和CP14，以及多个NMOS型电容器CP15、CP16、CP17和CP18。当第一码信号GCD的第一比特位GCD<1>被使能以具有逻辑“高”电平时，第一延迟时间调整电路1211可以接通开关N11和N15以将节点nd11连接到PMOS型电容器CP11和NMOS型电容器CP15。当第一码信号GCD的第二比特位GCD<2>被使能以具有逻辑“高”电平时，第一延迟时间调整电路1211可以接通开关N12和N16以将节点nd11连接到PMOS型电容器CP12和NMOS型电容器CP16。当第一码信号GCD的第三比特位GCD<3>被使能以具有逻辑“高”电平时，第一延迟时间调整电路1211可以接通开关N13和N17以将节点nd11连接到PMOS型电容器CP13和NMOS型电容器CP17。当第一码信号GCD的第四比特位GCD<4>被使能以具有逻辑“高”电平时，第一延迟时间调整电路1211可以接通开关N14和N18以将节点nd11连接到PMOS型电容器CP14和NMOS型电容器CP18。第一延迟时间调整电路1211可以通过根据第一码信号GCD的第一至第四比特位GCD<1:4>的逻辑电平而有选择地将电容器CP11至CP18连接到节点nd11来调整第一延迟时间调整电路1211的延迟时间。

第二缓冲器IV21可以反相缓冲节点nd11的信号以向节点nd21输出节点nd11的信号的反相缓冲信号。

第二延迟时间调整电路1212可以使用以下器件来实现：多个开关N21、N22、N23、N24、N25、N26、N27和N28，多个PMOS型电容器CP21、CP22、CP23和CP24，以及多个NMOS型电容器CP25、CP26、CP27和CP28。当第一码信号GCD的第一比特位GCD<1>被使能以具有逻辑“高”电平时，第二延迟时间调整电路1212可以接通开关N21和N25以将节点nd21连接到PMOS型电容器CP21和NMOS型电容器CP25。当第一码信号GCD的第二比特位GCD<2>被使能以具有逻辑“高”电平时，第二延迟时间调整电路1212可以接通开关N22和N26以将节点nd21连接到PMOS型电容器CP22和NMOS型电容器CP26。当第一码信号GCD的第三比特位GCD<3>被使能以具有逻辑“高”电平时，第二延迟时间调整电路1212可以接通开关N23和N27以将节点nd21连接到PMOS型电容器CP23和NMOS型电容器CP27。当第一码信号GCD的第四比特位GCD<4>被使能以具有逻辑“高”电平时，第二延迟时间调整电路1212可以接通开关N24和N28以将节点nd21连接到PMOS型电容器CP24和NMOS型电容器CP28。第二延迟时间调整电路1212可以通过根据第一码信号GCD的第一至第四比特位GCD<1:4>的逻辑电平而有选择地将电容器CP21至CP28连接到节点nd21来调整第二延迟时间调整电路1212的延迟时间。

与第一相位调整电路121的延迟时间对应的第一延迟时间可以被设定为根据第一代码信号GCD的第一至第四位GCD<1:4>的逻辑电平设定的第一延迟时间调整电路1211的延迟时间和第二延迟时间调整电路1212的延迟时间之和。

同时，尽管出于说明简单便利的目的，图5的第一相位调整电路121被示出为通过将第一分频时钟信号ICLK延迟来生成第一延迟时钟信号ICLKD，但是第一相位调整电路121可以被实现为还包括用于通过将第二、第三和第四分频时钟信号QCLK、IBCLK和QBCLK延迟来生成第二、第三和第四延迟时钟信号QCLKD、IBCLKD和QBCLKD的额外的电路。

图6是示出第二相位调整电路122的配置的电路图。如图6所示，第二相位调整电路122可以包括第三缓冲器IV31、第三延迟时间调整电路1221、第四缓冲器IV41和第四延迟时间调整电路1222。

第三缓冲器IV31可以反相缓冲第一延迟时钟信号ICLKD以向节点nd31输出第一延迟时钟信号ICLKD的反相缓冲信号。

第三延迟时间调整电路1221可以使用以下器件来实现：多个开关N31、N32、N33、N34、N35和N36，多个PMOS型电容器CP31、CP32和CP33，以及多个NMOS型电容器CP34、CP35和CP36。当第二码信号PCD的第一比特位PCD<1>被使能以具有逻辑“高”电平时，第三延迟时间调整电路1221可以接通开关N31和N34以将节点nd31连接到PMOS型电容器CP31和NMOS型电容器CP34。当第二码信号PCD的第二比特位PCD<2>被使能以具有逻辑“高”电平时，第三延迟时间调整电路1221可以接通开关N32和N35以将节点nd31连接到PMOS型电容器CP32和NMOS型电容器CP35。当第二码信号PCD的第三比特位PCD<3>被使能以具有逻辑“高”电平时，第三延迟时间调整电路1221可以接通开关N33和N36以将节点nd31连接到PMOS型电容器CP33和NMOS型电容器CP36。第三延迟时间调整电路1221可以通过根据第二码信号PCD的第一至第三比特位PCD<1:3>的逻辑电平而有选择地将电容器CP31至CP36连接到节点nd31来调整第三延迟时间调整电路1221的延迟时间。

第四缓冲器IV41可以反相缓冲节点nd31的信号以向节点nd41输出节点nd31的信号的反相缓冲信号。

第四延迟时间调整电路1222可以使用以下器件来实现：多个开关N41、N42、N43、N44、N45和N46，多个PMOS型电容器CP41、CP42和CP43，以及多个NMOS型电容器CP44、CP45和CP46。当第二码信号PCD的第一比特位PCD<1>被使能以具有逻辑“高”电平时，第四延迟时间调整电路1222可以接通开关N41和N44以将节点nd41连接到PMOS型电容器CP41和NMOS型电容器CP44。当第二码信号PCD的第二比特位PCD<2>被使能以具有逻辑“高”电平时，第四延迟时间调整电路1222可以接通开关N42和N45以将节点nd41连接到PMOS型电容器CP42和NMOS型电容器CP45。当第二码信号PCD的第三比特位PCD<3>被使能以具有逻辑“高”电平时，第四延迟时间调整电路1222可以接通开关N43和N46以将节点nd41连接到PMOS型电容器CP43和NMOS型电容器CP46。第四延迟时间调整电路1222可以通过根据第二码信号PCD的第一至第三比特位PCD<1:3>的逻辑电平而有选择地将电容器CP41至CP46连接到节点nd41来调整第四延迟时间调整电路1222的延迟时间。

与第二相位调整电路122的延迟时间对应的第二延迟时间可以被设定为根据第二码信号PCD的第一至第三比特位PCD<1:3>的逻辑电平设定的第三延迟时间调整电路1221的延迟时间和第四延迟时间调整电路1222的延迟时间之和。

同时，尽管出于说明简单便利的目的，图6的第二相位调整电路122被示出为通过将第一延迟时钟信号ICLKD延迟来生成第一内部时钟信号DCLK<1>，但是第二相位调整电路122可以被实现为还包括用于通过将第二、第三和第四延迟时钟信号QCLKD、IBCLKD和QBCLKD延迟来生成第二、第三和第四内部时钟信号DCLK<2>、DCLK<3>和DCLK<4>的额外的电路。

图7是示出数据处理电路300的配置的框图。如图7中所示，数据处理电路300可以包括内部命令生成电路310、移位电路320、信号合成电路330和数据输出电路340。

内部命令生成电路310可以与时钟信号CLK同步以生成第一内部命令ICMD和第二内部命令IBCMD，第一内部命令ICMD和第二内部命令IBCMD中的一个根据读取命令RD被输入到内部命令生成电路310的时间点被有选择地使能。内部命令生成电路310可以生成在读取命令RD与时钟信号CLK的上升沿同步地被输入时使能的第一内部命令ICMD。内部命令生成电路310可以生成在读取命令RD与时钟信号CLK的下降沿同步地被输入时使能的第二内部命令IBCMD。

移位电路320可以与第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK同步地将第一内部命令ICMD和第二内部命令IBCMD移位以生成第一移位信号SFT<1:16>和第二移位信号SFTB<1:16>。移位电路320可以与第一分频时钟信号ICLK和第四分频时钟信号QBCLK同步地将第一内部命令ICMD移位以生成第一移位信号SFT<1:16>。移位电路320可以与第二分频时钟信号QCLK和第三分频时钟信号IBCLK同步地将第二内部命令IBCMD移位以生成第二移位信号SFTB<1:16>。

信号合成电路330可以基于第一命令阻挡信号和第二命令阻挡信号BLK_I和BLK_IB而合成第一移位信号和第二移位信号SFT<1:16>和SFTB<1:16>以生成第一数据阻挡信号BKI、第二数据阻挡信号BKQ、第三数据阻挡信号BKIB和第四数据阻挡信号BKQB。信号合成电路330可以基于第一命令阻挡信号和第二命令阻挡信号BLK_I和BLK_IB而合成第一移位信号和第二移位信号SFT<1:16>和SFTB<1:16>的一些比特位，并且可以从合成结果生成第一数据阻挡信号至第四数据阻挡信号BKI、BKQ、BKIB和BKQB。

数据输出电路340可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步以从内部数据ID<1:16>生成输出数据DO<1:16>。数据输出电路340可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步地对准内部数据ID<1:16>以生成输出数据DO<1:16>。数据输出电路340可以基于第一数据阻挡信号至第四数据阻挡信号BKI、BKQ、BKIB和BKQB而从电源电压VDD生成输出数据DO<1:16>。

图8是示出移位电路320的配置的框图。如图8中所示，移位电路320可以包括第一移位电路321、第二移位电路322、第三移位电路323和第四移位电路324。

第一移位电路321可以与第一分频时钟信号ICLK同步地将第一内部命令ICMD移位以生成第一移位信号SFT<1:16>的第一至第八比特位信号SFT<1:8>。第一移位电路321可以以第一分频时钟信号ICLK的半周期为单位将第一内部命令ICMD顺次移位以生成第一移位信号SFT<1:16>的第一至第八比特位信号SFT<1:8>。

第二移位电路322可以与第四分频时钟信号QBCLK同步地将第一内部命令ICMD移位以生成第一移位信号SFT<1:16>的第九至第十六比特位信号SFT<9:16>。第二移位电路322可以以第四分频时钟信号QBCLK的半周期为单位将第一内部命令ICMD顺次移位以生成第一移位信号SFT<1:16>的第九至第十六比特位信号SFT<9:16>。

第三移位电路323可以与第三分频时钟信号IBCLK同步地将第二内部命令IBCMD移位以生成第二移位信号SFTB<1:16>的第一至第八比特位信号SFTB<1:8>。第三移位电路323可以以第三分频时钟信号IBCLK的半周期为单位将第二内部命令IBCMD顺次移位以生成第二移位信号SFTB<1:16>的第一至第八比特位信号SFTB<1:8>。

第四移位电路324可以与第二分频时钟信号QCLK同步地将第二内部命令IBCMD移位以生成第二移位信号SFTB<1:16>的第九至第十六比特位信号SFTB<9:16>。第四移位电路324可以以第二分频时钟信号QCLK的半周期为单位将第二内部命令IBCMD顺次移位以生成第二移位信号SFTB<1:16>的第九至第十六比特位信号SFTB<9:16>。

图9示出了第一移位电路321的配置。如图9中所示，第一移位电路321可以使用串联耦接的多个触发器FF11、FF12、FF13、FF14、FF15和FF16来实现。

触发器FF11可以将第一内部命令ICMD移位第一分频时钟信号ICLK的一个周期以输出第一内部命令ICMD的移位命令。

触发器FF12可以将触发器FF11的输出信号移位第一分频时钟信号ICLK的一个周期以输出触发器F11的输出信号的移位信号。

触发器FF13可以将触发器FF12的输出信号移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第一比特位信号SFT<1>。触发器FF13可以将第一移位信号SFT<1:16>的第一比特位信号SFT<1>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第二比特位信号SFT<2>。

触发器FF14可以将第一移位信号SFT<1:16>的第二比特位信号SFT<2>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第三比特位信号SFT<3>。触发器FF14可以将第一移位信号SFT<1:16>的第三比特位信号SFT<3>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第四比特位信号SFT<4>。

触发器FF15可以将第一移位信号SFT<1:16>的第四比特位信号SFT<4>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第五比特位信号SFT<5>。触发器FF15可以将第一移位信号SFT<1:16>的第五比特位信号SFT<5>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第六比特位信号SFT<6>。

触发器FF16可以将第一移位信号SFT<1:16>的第六比特位信号SFT<6>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第七比特位信号SFT<7>。触发器FF16可以将第一移位信号SFT<1:16>的第七比特位信号SFT<7>移位第一分频时钟信号ICLK的半个周期以生成第一移位信号SFT<1:16>的第八比特位信号SFT<8>。

尽管图9示出了其中使用串联耦接的六个触发器FF11、FF12、FF13、FF14、FF15和FF16实现第一移位电路321的示例，但是第一移位电路321中包括的触发器的数目不限于六个。例如，在一些实施方式中，第一移位电路321可被配置成包括串联耦接的五个或更少的触发器或者包括串联耦接的七个或更多的触发器。

图10示出了第二移位电路322的配置。如图10中所示，第二移位电路322可以使用串联耦接的多个触发器FF21、FF22、FF23、FF24、FF25和FF26来实现。

触发器FF21可以将第一内部命令ICMD移位第四分频时钟信号QBCLK的一个周期以输出第一内部命令ICMD的移位命令。

触发器FF22可以将触发器FF21的输出信号移位第四分频时钟信号QBCLK的一个周期以输出触发器F21的输出信号的移位信号。

触发器FF23可以将触发器FF22的输出信号移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第九比特位信号SFT<9>。触发器FF23可以将第一移位信号SFT<1:16>的第九比特位信号SFT<9>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十比特位信号SFT<10>。

触发器FF24可以将第一移位信号SFT<1:16>的第十比特位信号SFT<10>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十一比特位信号SFT<11>。触发器FF24可以将第一移位信号SFT<1:16>的第十一比特位信号SFT<11>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十二比特位信号SFT<12>。

触发器FF25可以将第一移位信号SFT<1:16>的第十二比特位信号SFT<12>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十三比特位信号SFT<13>。触发器FF25可以将第一移位信号SFT<1:16>的第十三比特位信号SFT<13>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十四比特位信号SFT<14>。

触发器FF26可以将第一移位信号SFT<1:16>的第十四比特位信号SFT<14>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十五比特位信号SFT<15>。触发器FF26可以将第一移位信号SFT<1:16>的第十五比特位信号SFT<15>移位第四分频时钟信号QBCLK的半个周期以生成第一移位信号SFT<1:16>的第十六比特位信号SFT<16>。

尽管图10示出了其中使用串联耦接的六个触发器FF21、FF22、FF23、FF24、FF25和FF26实现第二移位电路322的示例，但是第二移位电路322中包括的触发器的数目不限于六个。例如，在一些实施方式中，第二移位电路322可被配置成包括串联耦接的五个或更少的触发器或者包括串联耦接的七个或更多的触发器。

图11示出了第三移位电路323的配置。如图11中所示，第三移位电路323可以使用串联耦接的多个触发器FF31、FF32、FF33、FF34、FF35和FF36来实现。

触发器FF31可以将第二内部命令IBCMD移位第三分频时钟信号IBCLK的一个周期以输出第二内部命令IBCMD的移位命令。

触发器FF32可以将触发器FF31的输出信号移位第三分频时钟信号IBCLK的一个周期以输出触发器F31的输出信号的移位信号。

触发器FF33可以将触发器FF32的输出信号移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第一比特位信号SFTB<1>。触发器FF33可以将第二移位信号SFTB<1:16>的第一比特位信号SFTB<1>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第二比特位信号SFTB<2>。

触发器FF34可以将第二移位信号SFTB<1:16>的第二比特位信号SFTB<2>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第三比特位信号SFTB<3>。触发器FF34可以将第二移位信号SFTB<1:16>的第三比特位信号SFTB<3>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第四比特位信号SFTB<4>。

触发器FF35可以将第二移位信号SFTB<1:16>的第四比特位信号SFTB<4>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第五比特位信号SFTB<5>。触发器FF35可以将第二移位信号SFTB<1:16>的第五比特位信号SFTB<5>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第六比特位信号SFTB<6>。

触发器FF36可以将第二移位信号SFTB<1:16>的第六比特位信号SFTB<6>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第七比特位信号SFTB<7>。触发器FF36可以将第二移位信号SFTB<1:16>的第七比特位信号SFTB<7>移位第三分频时钟信号IBCLK的半个周期以生成第二移位信号SFTB<1:16>的第八比特位信号SFTB<8>。

尽管图11示出了其中使用串联耦接的六个触发器FF31、FF32、FF33、FF34、FF35和FF36实现第三移位电路323的示例，但是第三移位电路323中包括的触发器的数目不限于六个。例如，在一些实施方式中，第三移位电路323可被配置成包括串联耦接的五个或更少的触发器或者包括串联耦接的七个或更多的触发器。

图12示出了第四移位电路324的配置。如图12中所示，第四移位电路324可以使用串联耦接的多个触发器FF41、FF42、FF43、FF44、FF45和FF46来实现。

触发器FF41可以将第二内部命令IBCMD移位第二分频时钟信号QCLK的一个周期以输出第二内部命令IBCMD的移位命令。

触发器FF42可以将触发器FF41的输出信号移位第二分频时钟信号QCLK的一个周期以输出触发器F41的输出信号的移位信号。

触发器FF43可以将触发器FF42的输出信号移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第九比特位信号SFTB<9>。触发器FF43可以将第二移位信号SFTB<1:16>的第九比特位信号SFTB<9>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十比特位信号SFTB<10>。

触发器FF44可以将第二移位信号SFTB<1:16>的第十比特位信号SFTB<10>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十一比特位信号SFTB<11>。触发器FF44可以将第二移位信号SFTB<1:16>的第十一比特位信号SFTB<11>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十二比特位信号SFTB<12>。

触发器FF45可以将第二移位信号SFTB<1:16>的第十二比特位信号SFTB<12>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十三比特位信号SFTB<13>。触发器FF45可以将第二移位信号SFTB<1:16>的第十三比特位信号SFTB<13>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十四比特位信号SFTB<14>。

触发器FF46可以将第二移位信号SFTB<1:16>的第十四比特位信号SFTB<14>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十五比特位信号SFTB<15>。触发器FF46可以将第二移位信号SFTB<1:16>的第十五比特位信号SFTB<15>移位第二分频时钟信号QCLK的半个周期以生成第二移位信号SFTB<1:16>的第十六比特位信号SFTB<16>。

尽管图12示出了其中使用串联耦接的六个触发器FF41、FF42、FF43、FF44、FF45和FF46实现第四移位电路324的示例，但是第四移位电路324中包括的触发器的数目不限于六个。例如，在一些实施方式中，第四移位电路324可被配置成包括串联耦接的五个或更少的触发器或者包括串联耦接的七个或更多的触发器。

图13是示出信号合成电路330的配置的框图。如图13中所示，信号合成电路330可以包括第一合成电路331、第二合成电路332、第三合成电路333和第四合成电路334。

第一合成电路331可以合成第一移位信号SFT<1:16>的第一分组SFT<1,3,5,7>和第二移位信号SFTB<1:16>的第一分组SFTB<2,4,6,8>。第一合成电路331可以基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB而从合成结果生成第一数据阻挡信号BKI。

第二合成电路332可以合成第一移位信号SFT<1:16>的第二分组SFT<9,11,13,15>和第二移位信号SFTB<1:16>的第二分组SFTB<10,12,14,16>。第二合成电路332可以基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB而从合成结果生成第二数据阻挡信号BKQ。

第三合成电路333可以合成第一移位信号SFT<1:16>的第三分组SFT<2,4,6,8>和第二移位信号SFTB<1:16>的第三分组SFTB<1,3,5,7>。第三合成电路333可以基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB而从合成结果生成第三数据阻挡信号BKIB。

第四合成电路334可以合成第一移位信号SFT<1:16>的第四分组SFT<10,12,14,16>和第二移位信号SFTB<1:16>的第四分组SFTB<9,11,13,15>。第四合成电路334可以基于第一命令阻挡信号BLK_I和第二命令阻挡信号BLK_IB而从合成结果生成第四数据阻挡信号BKQB。

在一些其他实施方式中，第一移位信号SFT<1:16>可以被设定为包括与第一移位信号SFT<1:16>的第一至第四分组SFT<1,3,5,7>、SFT<9,11,13,15>、SFT<2,4,6,8>和SFT<10,12,14,16>不同的第一至第四分组。第二移位信号SFTB<1:16>也可以被设定为包括与第二移位信号SFTB<1:16>的第一至第四分组SFTB<2,4,6,8>、SFTB<10,12,14,16>、SFTB<1,3,5,7>和SFT<9,11,13,15>不同的第一至第四分组。

图14示出了第一合成电路331的配置。如图14中所示，第一合成电路331可以使用以下器件来实现：NAND(与非)门NAND51、NAND52、NAND53、NAND54、NAND55和NAND56，反相器IV51和IV52，以及复用器MUX51。

第一合成电路331可以合成第一移位信号SFT<1:16>的第一分组SFT<1,3,5,7>并且可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时从第一移位信号SFT<1:16>的第一分组SFT<1,3,5,7>的合成结果生成第一数据阻挡信号BKI。第一移位信号SFT<1:16>的第一分组SFT<1,3,5,7>全部具有逻辑“低”电平时，第一合成电路331可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第一数据阻挡信号BKI。

第一合成电路331可以合成第二移位信号SFTB<1:16>的第一分组SFTB<2,4,6,8>并且可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时从第二移位信号SFTB<1:16>的第一分组SFTB<2,4,6,8>的合成结果生成第一数据阻挡信号BKI。在第二移位信号SFTB<1:16>的第一分组SFTB<2,4,6,8>全部具有逻辑“低”电平时，第一合成电路331可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第一数据阻挡信号BKI。

图15示出了第二合成电路332的配置。如图15中所示，第二合成电路332可以使用以下器件来实现：NAND门NAND61、NAND62、NAND63、NAND64、NAND65和NAND66，反相器IV61和IV62，以及复用器MUX61。

第二合成电路332可以合成第一移位信号SFT<1:16>的第二分组SFT<9,11,13,15>并且可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时从第一移位信号SFT<1:16>的第二分组SFT<9,11,13,15>的合成结果生成第二数据阻挡信号BKQ。在第一移位信号SFT<1:16>的第二分组SFT<9,11,13,15>全部具有逻辑“低”电平时，第二合成电路332可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第二数据阻挡信号BKQ。

第二合成电路332可以合成第二移位信号SFTB<1:16>的第二分组SFTB<10,12,14,16>并且可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时从第二移位信号SFTB<1:16>的第二分组SFTB<10,12,14,16>的合成结果生成第二数据阻挡信号BKQ。在第二移位信号SFTB<1:16>的第二分组SFTB<10,12,14,16>全部具有逻辑“低”电平时，第二合成电路332可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第二数据阻挡信号BKQ。

图16示出了第三合成电路333的配置。如图16中所示，第三合成电路333可以使用以下器件来实现：NAND门NAND71、NAND72、NAND73、NAND74、NAND75和NAND76，反相器IV71和IV72，以及复用器MUX71。

第三合成电路333可以合成第一移位信号SFT<1:16>的第三分组SFT<2,4,6,8>并且可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时从第一移位信号SFT<1:16>的第三分组SFT<2,4,6,8>的合成结果生成第三数据阻挡信号BKIB。在第一移位信号SFT<1:16>的第三分组SFT<2,4,6,8>全部具有逻辑“低”电平时，第三合成电路333可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第三数据阻挡信号BKIB。

第三合成电路333可以合成第二移位信号SFTB<1:16>的第三分组SFTB<1,3,5,7>并且可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时从第二移位信号SFTB<1:16>的第三分组SFTB<1,3,5,7>的合成结果生成第三数据阻挡信号BKIB。在第二移位信号SFTB<1:16>的第三分组SFTB<1,3,5,7>全部具有逻辑“低”电平时，第三合成电路333可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第三数据阻挡信号BKIB。

图17示出了第四合成电路334的配置。如图17中所示，第四合成电路334可以使用以下器件来实现：NAND门NAND81、NAND82、NAND83、NAND84、NAND85和NAND86，反相器IV81和IV82，以及复用器MUX81。

第四合成电路334可以合成第一移位信号SFT<1:16>的第四分组SFT<10,12,14,16>并且可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时从第一移位信号SFT<1:16>的第四分组SFT<10,12,14,16>的合成结果生成第四数据阻挡信号BKQB。在第一移位信号SFT<1:16>的第四分组SFT<10,12,14,16>全部具有逻辑“低”电平时，第四合成电路334可以在第一命令阻挡信号BLK_I被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第四数据阻挡信号BKQB。

第四合成电路334可以合成第二移位信号SFTB<1:16>的第四分组SFTB<9,11,13,15>并且可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时从第二移位信号SFTB<1:16>的第四分组SFTB<9,11,13,15>的合成结果生成第四数据阻挡信号BKQB。在第二移位信号SFTB<1:16>的第四分组SFTB<9,11,13,15>全部具有逻辑“低”电平时，第四合成电路334可以在第二命令阻挡信号BLK_IB被使能为具有逻辑“高”电平时生成具有逻辑“高”电平的第四数据阻挡信号BKQB。

下面将参照图18和图19描述半导体系统1的占空比调整操作。

首先，下面将参照图18结合其中第一内部时钟信号至第四内部时钟信号DCLK<1:4>中的第二内部时钟信号DCLK<2>被生成为具有领先正常相位的相位的情况来描述通过检测输出数据DO<1:16>的第一至第四比特位数据DO<1:4>的有效时段来执行的占空比调整操作。

数据处理电路300可以在占空比调整操作期间接收读取命令RD并且可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步地对准第一至第四内部数据ID<1:4>以生成输出数据DO<1:16>的第一至第四比特位数据DO<1:4>。出于说明简单便利的目的，将结合其中数据处理电路300仅生成第一至第四比特位数据DO<1:4>作为输出数据的情况来描述占空比调整操作。

输出数据的第一比特位数据(datum)DO<1>可以在从第一内部时钟信号DCLK<1>被生成为具有逻辑“高”电平的时间点“T11”直到第二内部时钟信号DCLK<2>被生成为具有逻辑“高”电平的时间点“T12”的时段期间生成。因此，第一比特位数据DO<1>的有效时段可以对应于时间点“T11”和时间点“T12”之间的时段。

输出数据的第二比特位数据DO<2>可以在从第二内部时钟信号DCLK<2>被生成为具有逻辑“高”电平的时间点“T12”直到第三内部时钟信号DCLK<3>被生成为具有逻辑“高”电平的时间点“T13”的时段期间生成。因此，第二比特位数据DO<2>的有效时段可以对应于时间点“T12”和时间点“T13”之间的时段。

输出数据的第三比特位数据DO<3>可以在从第三内部时钟信号DCLK<3>被生成为具有逻辑“高”电平的时间点“T13”直到第四内部时钟信号DCLK<4>被生成为具有逻辑“高”电平的时间点“T14”的时段期间生成。因此，第三比特位数据DO<3>的有效时段可以对应于时间点“T13”和时间点“T14”之间的时段。

输出数据的第四比特位数据DO<4>可以在从第四内部时钟信号DCLK<4>被生成为具有逻辑“高”电平的时间点“T14”直到第一内部时钟信号DCLK<1>第二次被生成为具有逻辑“高”电平的时间点“T15”的时段期间生成。因此，第四比特位数据DO<4>的有效时段可以对应于时间点“T14”和时间点“T15”之间的时段。

对于图18所示的情况，输出数据的第一比特位数据DO<1>的有效时段短于预定的有效时段，而输出数据的第二比特位数据DO<2>的有效时段长于预定的有效时段。因此，第一半导体装置10可以改变第一码信号GCD和第二码信号PCD的逻辑电平组合以使输出数据的第二比特位数据DO<2>延迟。

接下来，下面将参照图19结合其中第一内部时钟信号至第四内部时钟信号DCLK<1:4>之间的相位差彼此相等的情况来描述通过检测输出数据DO<1:16>的第一至第四比特位数据DO<1:4>的有效时段来执行的占空比调整操作。

数据处理电路300可以在占空比调整操作期间接收读取命令RD并且可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步地对准第一至第四内部数据ID<1:4>以生成输出数据的第一至第四比特位数据DO<1:4>。出于说明简单便利的目的，将结合数据处理电路300仅生成第一至第四比特位数据DO<1:4>作为输出数据的情况来描述占空比调整操作。

输出数据的第一比特位数据DO<1>可以在从第一内部时钟信号DCLK<1>被生成为具有逻辑“高”电平的时间点“T21”直到第二内部时钟信号DCLK<2>被生成为具有逻辑“高”电平的时间点“T22”的时段期间生成。因此，第一比特位数据DO<1>的有效时段可以对应于时间点“T21”和时间点“T22”之间的时段。

输出数据的第二比特位数据DO<2>可以在从第二内部时钟信号DCLK<2>被生成为具有逻辑“高”电平的时间点“T22”直到第三内部时钟信号DCLK<3>被生成为具有逻辑“高”电平的时间点“T23”的时段期间生成。因此，第二比特位数据DO<2>的有效时段可以对应于时间点“T22”和时间点“T23”之间的时段。

输出数据的第三比特位数据DO<3>可以在从第三内部时钟信号DCLK<3>被生成为具有逻辑“高”电平的时间点“T23”直到第四内部时钟信号DCLK<3>被生成为具有逻辑“高”电平的时间点“T24”的时段期间生成。因此，第三比特位数据DO<3>的有效时段可以对应于时间点“T23”和时间点“T24”之间的时段。

输出数据的第四比特位数据DO<4>可以在从第四内部时钟信号DCLK<4>被生成为具有逻辑“高”电平的时间点“T24”直到第一内部时钟信号DCLK<1>第二次被生成为具有逻辑“高”电平的时间点“T25”的时段期间生成。因此，第四比特位数据DO<4>的有效时段可以对应于时间点“T24”和时间点“T25”之间的时段。

对于图19所示的情况，输出数据的第一至第四比特位数据DO<1:4>全部被生成为具有相同的有效时段。因此，第一半导体装置10可以固定第一码信号GCD和第二码信号PCD的逻辑电平组合而没有任何改变。

如上文所述，根据实施方式的半导体系统可以在占空比调整操作期间检测输出数据的有效时段，并且可以通过根据输出数据的有效时段的检测结果控制用于调整内部时钟信号的相位的码信号来提高输出数据的可靠性。此外，该半导体系统可以在占空比调整操作期间检测输出数据的有效时段，并且可以通过根据输出数据的有效时段的检测结果不同地控制用于调整内部时钟信号的相位的码信号来高效地执行占空比调整操作。

下面将参照图20描述根据实施方式的执行占空比调整操作的方法。

执行占空比调整操作的方法可以包括进入占空比调整操作的步骤S1、改变码信号的步骤S2、调整延迟时间的步骤S3、检测输出数据的步骤S4、以及退出占空比调整操作的步骤S5。

当操作码信号OP<1:2>具有预定的逻辑电平组合时可以实现进入占空比调整操作的步骤S1。

可以执行改变码信号的步骤S2以生成第一码信号GCD<1:16>和第二码信号PCD<1:12>。可以执行改变码信号的步骤S2以改变第一码信号GCD<1:16>和第二码信号PCD<1:12>的逻辑电平。

可以执行调整延迟时间的步骤S3以基于第一码信号GCD<1:16>调整第一延迟时间以及基于第二码信号PCD<1:12>调整第二延迟时间。可以执行调整延迟时间的步骤S3以基于第一和第二延迟时间而调整从时钟信号CLK生成的第一内部时钟信号至第四内部时钟信号DCLK<1:4>的相位。

可以执行检测输出数据的步骤S4以检测通过与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步地对准内部数据ID<1:16>而生成的输出数据DO<1:16>的有效时段。当在步骤S4处输出数据DO<1:16>的有效时段在与预定的脉宽对应的时段之外时(“否”)，可以再次执行改变码信号的步骤S2。当在步骤S4处输出数据DO<1:16>的有效时段在预定的脉宽的范围之内时(“是”)，可以执行退出占空比调整操作的步骤S5。

下面将参照图21结合其中当读取命令与时钟信号的上升沿同步地被输入时中断输出数据的生成的情况来描述根据实施方式的半导体系统的占空比调整操作。

在时间点“T31”处，第一半导体装置10可以向第二半导体装置20输出时钟信号CLK、读取命令RD、第一码信号GCD<1:16>、第二码信号PCD<1:12>和第一命令阻挡信号BLK_I。在该情况下，读取命令RD可以与时钟信号CLK的上升沿同步地从第一半导体装置10被输出。

分频电路110可以对时钟信号CLK进行分频以生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。

相位调整电路120可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号和第二码信号GCD<1:16>和PCD<1:12>调整的延迟时间以生成第一内部时钟信号DCLK<1>、第二内部时钟信号DCLK<2>、第三内部时钟信号DCLK<3>和第四内部时钟信号DCLK<4>。

在时间点“T32”处，内部命令生成电路310可以与时钟信号CLK同步以生成通过在时间点“T31”处输入的读取命令RD被使能为具有逻辑“高”电平的第一内部命令ICMD。

移位电路320可以与第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK同步地将第一内部命令ICMD移位以生成第一移位信号SFT<1:16>。

在时间点“T33”处，第一合成电路331可以基于具有逻辑“高”电平的第一命令阻挡信号BLK_I而合成第一移位信号SFT<1:16>的第一分组SFT<1,3,5,7>以从合成结果生成具有逻辑“高”电平的第一数据阻挡信号BKI。

核心电路200可以基于在时间点“T31”处输入的读取命令RD输出其中存储的内部数据ID<1:16>。

数据输出电路340可以基于第一数据阻挡信号BKI而从电源电压VDD生成输出数据DO<1:16>的第一至第四比特位数据DO<1:4>。

在时间点“T34”处，第二合成电路332可以基于具有逻辑“高”电平的第一命令阻挡信号BLK_I而合成第一移位信号SFT<1:16>的第二分组SFT<9,11,13,15>以从合成结果生成具有逻辑“高”电平的第二数据阻挡信号BKQ。

数据输出电路340可以基于第二数据阻挡信号BKQ而从电源电压VDD生成输出数据DO<1:16>的第五至第八比特位数据DO<5:8>。

在时间点“T35”处，第三合成电路333可以基于具有逻辑“高”电平的第一命令阻挡信号BLK_I而合成第一移位信号SFT<1:16>的第三分组SFT<2,4,6,8>以从合成结果生成具有逻辑“高”电平的第三数据阻挡信号BKIB。

数据输出电路340可以基于第三数据阻挡信号BKIB而从电源电压VDD生成输出数据DO<1:16>的第九至第十二比特位数据DO<9:12>。

在时间点“T36”处，第四合成电路334可以基于具有逻辑“高”电平的第一命令阻挡信号BLK_I而合成第一移位信号SFT<1:16>的第四分组SFT<10,12,14,16>以从合成结果生成具有逻辑“高”电平的第四数据阻挡信号BKQB。

数据输出电路340可以基于第四数据阻挡信号BKQB而从电源电压VDD生成输出数据DO<1:16>的第十三至第十六比特位数据DO<13:16>。

在时间点“T37”处，第一半导体装置10可以向第二半导体装置20输出时钟信号CLK、读取命令RD、第一码信号GCD<1:16>、第二码信号PCD<1:12>和第一命令阻挡信号BLK_I。在该情况下，读取命令RD可以与时钟信号CLK的下降沿同步地从第一半导体装置10被输出。

分频电路110可以对时钟信号CLK进行分频以生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。

相位调整电路120可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号和第二码信号GCD<1:16>和PCD<1:12>调整的延迟时间以生成第一内部时钟信号DCLK<1>、第二内部时钟信号DCLK<2>、第三内部时钟信号DCLK<3>和第四内部时钟信号DCLK<4>。

在时间点“T38”处，内部命令生成电路310可以与时钟信号CLK同步以生成通过在时间点“T37”处输入的读取命令RD被使能为具有逻辑“高”电平的第二内部命令IBCMD。

移位电路320可以与第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK同步地将第二内部命令IBCMD移位以生成第二移位信号SFTB<1:16>。在该情况下，移位电路320不生成第一移位信号SFT<1:16>。

信号合成电路330可以基于第一移位信号SFT<1:16>和第一命令阻挡信号BLK_I而生成具有逻辑“低”电平的第一数据阻挡信号BKI、具有逻辑“低”电平的第二数据阻挡信号BKQ、具有逻辑“低”电平的第三数据阻挡信号BKIB和具有逻辑“低”电平的第四数据阻挡信号BKQB。

在时间点“T39”处，核心电路200可以基于在时间点“T37”处输入的读取命令RD输出其中存储的内部数据ID<1:16>。

在时间点“T40”处，数据输出电路340可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步以从内部数据ID<1:16>生成输出数据DO<1:16>。

下面将参照图22结合其中当读取命令与时钟信号的下降沿同步地被输入时中断输出数据的生成的情况来描述根据实施方式的半导体系统的占空比调整操作。

在时间点“T51”处，第一半导体装置10可以向第二半导体装置20输出时钟信号CLK、读取命令RD、第一码信号GCD<1:16>、第二码信号PCD<1:12>和第二命令阻挡信号BLK_IB。在该情况下，读取命令RD可以与时钟信号CLK的上升沿同步地从第一半导体装置10被输出。

分频电路110可以对时钟信号CLK进行分频以生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。

相位调整电路120可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号和第二码信号GCD<1:16>和PCD<1:12>调整的延迟时间以生成第一内部时钟信号DCLK<1>、第二内部时钟信号DCLK<2>、第三内部时钟信号DCLK<3>和第四内部时钟信号DCLK<4>。

在时间点“T52”处，内部命令生成电路310可以与时钟信号CLK同步以生成通过在时间点“T51”处输入的读取命令RD被使能为具有逻辑“高”电平的第一内部命令ICMD。

移位电路320可以与第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK同步地将第一内部命令ICMD移位以生成第一移位信号SFT<1:16>。在该情况下，移位电路320不生成第二移位信号SFTB<1:16>。

信号合成电路330可以基于第二移位信号SFTB<1:16>和第二命令阻挡信号BLK_IB生成具有逻辑“低”电平的第一数据阻挡信号BKI、具有逻辑“低”电平的第二数据阻挡信号BKQ、具有逻辑“低”电平的第三数据阻挡信号BKIB和具有逻辑“低”电平的第四数据阻挡信号BKQB。

在时间点“T53”处，核心电路200可以基于在时间点“T51”处输入的读取命令RD输出其中存储的内部数据ID<1:16>。

在时间点“T54”处，数据输出电路340可以与第一内部时钟信号至第四内部时钟信号DCLK<1:4>同步以从内部数据ID<1:16>生成输出数据DO<1:16>。

在时间点“T55”处，第一半导体装置10可以向第二半导体装置20输出时钟信号CLK、读取命令RD、第一码信号GCD<1:16>、第二码信号PCD<1:12>和第二命令阻挡信号BLK_IB。在该情况下，读取命令RD可以与时钟信号CLK的下降沿同步地从第一半导体装置10被输出。

分频电路110可以对时钟信号CLK进行分频以生成第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK。

相位调整电路120可以将第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK延迟根据第一码信号和第二码信号GCD<1:16>和PCD<1:12>调整的延迟时间以生成第一内部时钟信号DCLK<1>、第二内部时钟信号DCLK<2>、第三内部时钟信号DCLK<3>和第四内部时钟信号DCLK<4>。

在时间点“T56”处，内部命令生成电路310可以与时钟信号CLK同步以生成通过在时间点“T55”处输入的读取命令RD被使能为具有逻辑“高”电平的第二内部命令IBCMD。

移位电路320可以与第一分频时钟信号ICLK、第二分频时钟信号QCLK、第三分频时钟信号IBCLK和第四分频时钟信号QBCLK同步地将第二内部命令IBCMD移位以生成第二移位信号SFTB<1:16>。

在时间点“T57”处，第三合成电路333可以基于具有逻辑“高”电平的第二命令阻挡信号BLK_IB而合成第二移位信号SFTB<1:16>的第三分组SFTB<1,3,5,7>以从合成结果生成具有逻辑“高”电平的第三数据阻挡信号BKIB。

核心电路200可以基于在时间点“T55”处输入的读取命令RD输出其中存储的内部数据ID<1:16>。

数据输出电路340可以基于第三数据阻挡信号BKIB而从电源电压VDD生成输出数据DO<1:16>的第九至第十二比特位数据DO<9:12>。

在时间点“T58”处，第四合成电路334可以基于具有逻辑“高”电平的第二命令阻挡信号BLK_IB而合成第二移位信号SFTB<1:16>的第四分组SFTB<9,11,13,15>以从合成结果生成具有逻辑“高”电平的第四数据阻挡信号BKQB。

数据输出电路340可以基于第四数据阻挡信号BKQB而从电源电压VDD生成输出数据DO<1:16>的第十三至第十六比特位数据DO<13:16>。

在时间点“T59”处，第一合成电路331可以基于具有逻辑“高”电平的第二命令阻挡信号BLK_IB而合成第二移位信号SFTB<1:16>的第一分组SFTB<2,4,6,8>以从合成结果生成具有逻辑“高”电平的第一数据阻挡信号BKI。

数据输出电路340可以基于第一数据阻挡信号BKI而从电源电压VDD生成输出数据DO<1:16>的第一至第四比特位数据DO<1:4>。

在时间点“T60”处，第二合成电路332可以基于具有逻辑“高”电平的第二命令阻挡信号BLK_IB而合成第二移位信号SFTB<1:16>的第二分组SFTB<10,12,14,16>以从合成结果生成具有逻辑“高”电平的第二数据阻挡信号BKQ。

数据输出电路340可以基于第二数据阻挡信号BKQ而从电源电压VDD生成输出数据DO<1:16>的第五至第八比特位数据DO<5:8>。

如上文所述，根据实施方式的半导体系统可以在占空比调整操作期间通过在读取命令与时钟信号的上升沿或下降沿同步地被输入时有选择地中断输出数据的生成来稳定地执行占空比调整操作。

图23是根据本公开的一实施方式的电子系统1000的配置的框图。如图23中所示，电子系统1000可以包括主机1100和半导体系统1200。

主机1100和半导体系统1200可以使用接口协议向彼此传送信号。用于主机1100和半导体系统1200之间的通信的接口协议可以包括各种接口协议中的任何接口协议，诸如多媒体卡(MMC)、增强小型设备接口(ESDI)、集成驱动电子装置(IDE)、快速外围部件互连(PCI_E)、高级技术附连(ATA)、串行ATA(SATA)、并行ATA(PATA)、串行附连SCSI(SAS)和通用串行总线(USB)。

半导体系统1200可以包括控制器1300和半导体装置1400(K:1)。控制器1300可以控制半导体装置1400(K:1)，使得半导体装置1400(K:1)执行占空比调整操作和读取操作。半导体装置1400(K:1)中的每个可以调整内部时钟信号之间的相位差以获得输出数据的有效时段。半导体装置1400(K:1)中的每个可以通过根据读取命令被输入的时间点而中断输出数据的生成来稳定地执行读取操作。

控制器1300可以使用图1中示出的第一半导体装置10实现。半导体装置1400(K:1)中的每个可以使用图1中示出的第二半导体装置20实现。在一些实施例中，半导体装置1400(K:1)中的每个可以使用动态随机存取存储器(DRAM)、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、磁随机存取存储器(MRAM)和铁电随机存取存储器(FRAM)中的任何存储器实现。