一种肖特基势垒二极管及其形成方法

技术领域

本发明实施例涉及具有减少漏电流的肖特基势垒二极管及其形成方法。

背景技术

肖特基势垒二极管(或简称为肖特基二极管)通常用于现代半导体装置中。肖特基二极管具备诸多优点，例如低前向电压降及高切换速度，且因此在射频电路、电力装置及其它半导体装置中发挥着重要作用。此外，通常将肖特基二极管与其它半导体电路合并在一起来制作集成半导体装置。集成半导体装置的性能通常在很大程度上依赖于肖特基二极管与其它电路的成功工艺集成以在维持装置性能的同时降低处理成本。肖特基二极管的电性质(例如，切换速度及漏电流)可一些程度上受集成工艺影响。

虽然已进行了广泛研究以期改进制造肖特基二极管的工艺集成技术，但这些技术在诸多方面仍无法满足要求。因此，需要进一步改进现有肖特基二极管的结构及制造方法。

发明内容

根据本发明的实施例，一种制造肖特基势垒二极管的方法包括：在衬底上方形成第一阱区；在所述第一阱区上方形成第一介电层；通过减小所述第一介电层的第一厚度来将所述第一介电层图案化；移除所述第一介电层以暴露出所述第一阱区的表面；及在所述第一阱区上方形成导电层以获得肖特基势垒界面。

根据本发明的另一实施例，一种制造半导体装置的方法包括：在衬底上方形成第一阱区及第二阱区，所述第二阱区被配置为晶体管装置的一部分；在所述第一阱区及所述第二阱区上方形成介电层；通过减小所述介电层在所述第一阱区上方的第一部分的厚度同时使所述介电层在所述第二阱区上方的第二部分保持不变来将所述介电层图案化；蚀刻所述介电层以暴露出所述第一阱区的第一表面及所述第二阱区的第二表面；及在所述第一阱区的所述暴露表面上形成一个硅化物层以获得肖特基势垒界面。

根据本发明的又一实施例，一种肖特基势垒二极管包括：阱区，其位于衬底中；硅化物层，其位于所述阱区上方，所述硅化物层连同所述阱区一起形成肖特基势垒界面；隔离区，其安置于所述衬底中且界定所述阱区；及介电层，其位于所述衬底及所述硅化物层上方；其中所述介电层在所述介电层的外围处包括阶梯形状。

附图说明

结合附图阅读以下详细说明，能最佳地理解本揭露的各个方面。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为论述清晰起见，可任意地增大或减小各种特征的尺寸。

图1到图17是根据一些实施例制造肖特基势垒二极管的方法的中间阶段的横截面图。

图18展示图解说明根据一些实施例的肖特基势垒二极管装置的性能的曲线图。

具体实施方式

以下揭露内容提供诸多不同的实施例或实例以实施所提供标的物的不同特征。下文描述组件及布置的具体实例以使本揭露简明。当然，这些仅是实例并不旨在进行限制。举例来说，在以下说明中，第一特征形成在第二特征之上或形成在第二特征上可包括第一特征与第二特征形成为直接接触的实施例，且还可包括额外特征可形成在第一特征与第二特征之间以使得第一特征与第二特征可能不直接接触的实施例。另外，本揭露可在各种实例中重复使用参考编号及/或字母。此重复是出于简明及清晰目的，本质上并不规定所论述的各种实施例及/或配置之间的关系。

此外，为便于说明起见，本文中可使用例如「在…之下(beneath)」、「在…下方(below)」、「下部(lower)」、「在…上方(above)」、「上部(upper)」等空间相对术语来描述图中所说明的一个元件或特征与另外的元件或特征之间的关系。除了图中所描绘的定向之外，所述空间相对术语还旨在囊括装置在使用或操作中的不同定向。可以其它方式对设备进行定向(旋转90度或处于其它定向)，且同样地可据此对本文中所使用的空间相对描述符加以解释。

尽管数值范围及参数陈述本揭露的宽广范围，但应尽可能精确地报告在具体实例中陈述的数值。然而，任何数值固有地必然含有一些误差，这些误差通常由在各别测试测量中存在的偏差所致。此外，如本文中所使用，术语「约」、「实质」及「基本上」通常意指在给定值或范围的10％、5％、1％或0.5％内。另一选择为，所属领域的技术人员认为，术语「约」、「实质的」及「基本上」意指在平均值的可接受标准误差内。除操作/工作实例之外或除非另有明确规定，否则本文中所揭露的所有的数值范围、量、值及百分比(例如，材料数量、持续时间、温度、操作条件、量比率等)应被理解为在所有例子中由术语「约」、「实质的」及「基本上」修饰。因此，除非有相反指示，否则本揭露及随附权利要求书中所陈述的数值参数是视需要可变化的近似值。至少，应至少鉴于所报告有效数位的数目及通过应用一般舍入技术来解释每一数值参数。范围在本文中可被表达为从一个端点到另一端点或介于两个端点之间。本文中所揭露的所有范围均包含端点，除非另有规定。

漏电流是用于测量肖特基势垒二极管(SBD)的性能的因素之一，其中在反向偏压下的电流电平应保持尽可能地低以减少电力损耗。然而，由于工艺控制不佳，所制造SBD的所测量漏电流可大于规范。漏电流无法满足规范的一个可能原因是在SBD的阳极中形成在金属区与半导体区之间的界面处的肖特基势垒高度不够。肖特基势垒高度可能低于预期乃是由于金属区与半导体区之间的接触存在缺陷。举例来说，功函数低于金属区的功函数的一些工艺材料可污染金属区与半导体区之间的界面。鉴于以上，确保在制造工艺期间完全移除SBD的不需要材料至关重要。

本揭露提供具有低漏电流的SBD及制造低泄漏SBD的方法。所提出方案论述可改进SBD及其它电路的共同工艺，例如在衬底上形成金属氧化物半导体(MOS)晶体管。举例来说，形成为不同类型的MOS晶体管的栅极氧化物层的一或多个氧化物层还可用于形成SBD。氧化物层在最终SBD中可能不发挥功能，但暂时留在SBD的结构中以辅助移除在形成MOS晶体管之后留下的一或多个不需要层。因此，MOS晶体管与SBD共享氧化物层无需为SBD形成单独氧化物层的步骤。在移除SBD中的不需要层之后，然后还应从SBD的结构至少部分地移除氧化物层。然而，随着技术向更先前世代演进，氧化物层的规范发生改变且因此可不完全移除SBD结构中的氧化物层。留在SBD结构中的残余氧化物层可使SBD性能降级。

所提出氧化物层移除方案提供在不使用额外掩模的情况下具有更好移除能力的益处。在一些情形中，用于清洁其它特征的现有掩模用于同时移除SBD中的氧化物层的全部或一部分。因此，可维持SBD的性能，以使得正向电流及漏电流达到规定电平。同时，由于工艺集成的效率，不会增加制造成本及循环时间。下文详细地描述制造SBD的方法的实施例。

图1到图8、图9A及图10到图14是根据一些实施例制造肖特基二极管10的方法的中间阶段的横截面图。图9B及图9C是根据一些实施例制造肖特基二极管10的替代性方法的中间阶段的横截面图，所述替代性方法包含图9B或图9C而非图9A所图解说明的操作。图15到图17是根据一些实施例制造肖特基二极管10的另一方法的中间阶段的横截面图，所述另一方法在图1到图8、图9B或图9C、图10及图11所图解说明的操作之后。应理解，可图1到图17中所展示的工艺之前、期间及之后提供额外操作，且可替换或去除下文所描述的操作中的一些操作以形成方法的额外实施例。操作及工艺的次序可互换。此外，在一项实施例中采用的配置、结构、材料、操作或工艺可与在其它实施例中所采用的相同或类似，且可不再加以赘述。

参考图1，形成或提供衬底100。衬底100可以是半导体衬底，例如块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘体层上的半导体材料层。举例来说，绝缘体层可以是掩埋氧化物(BOX)层、硅氧化物层等。绝缘体层设置在通常由硅或玻璃形成的衬底层上。还可使用其它衬底，例如多层衬底或梯度衬底。衬底100可经过掺杂(例如，利用p型掺杂物或n型掺杂物)或未经掺杂。在一些实施例中，衬底100的半导体材料可包含硅；锗；化合物半导体，包含碳化硅、镓砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其组合。

可将衬底100划分成形成有各种类型的半导体装置的不同装置区带。举例来说，第一装置区带Z1、第二装置区带Z2、第三装置区带Z3及第四装置区带Z4可分别被称为SBD区带、高电压(HV)区带、输入/输出(I/O)区带及核心区带。在第一装置区带Z1中，制造一或多个SBD装置。另外，在装置区带Z2、Z3及Z4中分别形成在高电压(例如，12伏特或高于12伏特)、中等电压(例如，介于约5伏特与6伏特之间)及低电压(例如，约3伏特或低于3伏特)下操作的MOS晶体管。可使用在后续段落中描述的共同工艺或单独工艺处理装置区带Z1到Z4。在衬底100中，装置区带Z1到Z4可彼此紧邻或可不彼此紧邻。仅出于说明目的提供图1，且装置区带的其它数目或配置也在本揭露的涵盖范围内。

衬底100在第一装置区带Z1中包含第一导电类型的第一阱区106。在一些实施例中，第一导电类型是n型且第一阱区106是n阱(NW)。在一些实施例中，第一阱区106的掺杂物浓度介于约10E11个离子/cm

在一些实施例中，第一装置区带Z1进一步包含位于第一阱区106的下的第一导电类型的第二阱区104(被称为深阱区)。在一些实施例中，第二阱区104是深n阱(DNW)。在一些实施例中，从横截面图看，第二阱区104具有基本上等于或小于第一阱区106的宽度的宽度，而在其它实施例中，省略第二阱区104。在一些实施例中，通过将n型杂质植入到衬底100中来形成第二阱区104。可从磷、砷、锑、铋、硒、碲及其它适合的n型掺杂物中选择第一导电类型的植入杂质。在一些实施例中，通过在衬底100上外延生长出半导体层并然后执行n型杂质植入来形成第二阱区104。

在一些实施例中，在衬底100中，第一装置区带Z1进一步包含与第一导电类型相反的第二导电类型的第三阱区108。第三阱区108被形成为邻近于或环绕第一阱区106。在一些实施例中，第二导电类型是p型且第三阱区108是p阱(PW)。在一些实施例中，第三阱区108的掺杂物浓度介于约10E11个离子/cm

第二装置区带Z2可包含第一阱区206。在一些实施例中，第一阱区206是p沟道MOS(PMOS)晶体管的n阱或n沟道MOS(NMOS)晶体管的p阱。在一些实施例中，第一阱区206的掺杂物浓度介于约10E11个离子/cm

在一些实施例中，装置区带Z2到Z4中的每一者包含位于各别第一阱区206、306及406之下的第二阱区204、304及404，第二阱区204、304及404被称为深阱区。在一些实施例中，第二阱区204，304或404包括与对应第一阱区206、306或406相同的导电类型，且可以是深n阱或深p阱。在一些实施例中，各别第二装置区带可省略第二阱区204、304及404。在一些实施例中，各别装置区带Z2到Z4中的第二阱区204、304及404的材料、配置及形成方法可类似于第一装置区带Z1中的第二阱区104的材料、配置及形成方法，且本文中不再加以赘述。

在一些实施例中，装置区带Z2进一步包含在第一阱区206中的第三阱区205。第一阱区206及第三阱区205具有相反的导电类型。在一些实施例中，第一阱区206是HV p阱且第三阱区205是HV n阱。第三阱区205从衬底100的上表面100S延伸到装置区带Z2的第二阱区204。在一些实施例中，第三阱区205伸展穿过第一阱区206。在一些实施例中，第三阱区205将第一阱区206分为两部分。在一些实施例中，通过将n型或p型杂质植入到衬底100中形成第三阱区205。可从磷、砷、锑、铋、硒、碲及其它适合的n型掺杂物选择第一导电类型的植入杂质，而可从硼、二氟化硼及其它适合的p型掺杂物中选择第二导电类型的植入杂质。

在一些实施例中，衬底100进一步包含界定装置区带Z1到Z4的隔离区102。隔离区102可横向地环绕装置区带Z1到Z4。在一些实施例中，隔离区102被称为前沟槽隔离(STI)。隔离区102可由介电材料形成，例如氧化硅、氮化硅、氮氧化硅、低k介电材料或其组合。在一些实施例中，在衬底100的顶部表面上蚀刻出沟槽并通过热氧化、热氮化、物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)、其组合等将介电材料填充到这些沟槽中而形成隔离区102。

可在第一装置区带Z1中形成隔离区102以划定各别装置区带的阱区界限。举例来说，形成隔离区102以界定第一装置区带Z1的第一阱区106及第三阱区108。形成在第一装置区带Z1(其在所描绘实施例中是SBD区带)中的隔离区102进一步经配置以界定阳极区域101a、邻近于阳极区域101a的阴极区域101b及块体区域101c，块体区域101c位于阴极区域101b的两侧上，与阳极区域101a相对。阳极区域101a、阴极区域101b及块体区域101c在其靠近衬底100的上表面100S的上部部分中通过隔离区102彼此分隔开，且通过其下部部分彼此耦合。在图1中所描绘的实施例中，从横截面图看，阳极区域101a形成在两个阴极区域101b之间。然而，在一些实施例中，在平面图中，阴极区域101b具有环绕阳极区域101a的环形状。在替代性实施例中，阴极区域101b由两个条带构成，在平面图中，所述两个条带位于阳极区域101a的相对侧上。在一些实施例中，在平面图中，块体区域101c形成环绕阳极区域101a及阴极区域101b的环形状，或块体区域101c由相对阴极区域101b的外侧上的两个单独的条带构成。

在一些实施例中，隔离区103形成在第二装置区带Z2中且从表面100S暴露出来。在一些实施例中，隔离区103形成在隔离区102与第二阱区205之间的第一阱区206中。隔离区103可包含与隔离区102的深度相同的深度。在一些实施例中，隔离区103具有比隔离区102的宽度小的宽度。在一些实施例中，隔离区103形成在第二装置区带Z2中的HV晶体管的源极/漏极区中以在高操作电压下增强晶体管性能。形成隔离区103的材料及方法类似于形成隔离区102的材料及方法。

在一些实施例中，首先形成隔离区102及103，后续接着依序植入深阱区104/204/304/404、第一阱区106/206/306/406及第三阱区108/205。然而，隔离区102及103、深阱区104/204/304/404、第一阱区106/206/306/406及第三阱区108/205的形成次序可适当改变，并不仅限于本揭露中所描绘的实施例。

参考图2，在第一阱区106中形成表面掺杂层112。表面掺杂层112形成在第一阱区106的阳极区域101a中。在一些实施例中，表面掺杂层112进一步形成在第一阱区106的阴极区域101b中。在一些实施例中，块体区域101c中不形成表面掺杂层112。在一些实施例中，第三装置区带Z3或第四装置区带Z4中不形成表面掺杂层112。在一些实施例中，表面掺杂层112包含p型掺杂物，例如硼、二氟化硼或另一适合的p型掺杂物。在一些实施例中，还在第一阱区206及第二阱区205中形成表面掺杂层112以在第二装置区带Z2中形成PMOS晶体管。

将表面掺杂层112的p型掺杂物植入到PMOS晶体管的n型沟道区中，以用于调谐PMOS晶体管的阈值电压(Vt)。在一些实施例中，在第二装置区带Z2中的PMOS晶体管或NMOS晶体管中形成表面掺杂层112的时间处，在第一装置区带Z1的n型第一阱区106中形成表面掺杂层112。在一些实施例中，形成在第一阱区106中的表面掺杂层112在第一装置区带Z1中降低SBD的正向电流性能。引入额外掩模以阻挡表面掺杂层112形成在第一装置区带Z1中可有助于解决问题但也会带来额外的处理时间及成本。

参考图3，在形成表面掺杂层112之后，在衬底100及表面掺杂层112上方形成介电层114。进一步将介电层114图案化，以移除介电层114的在第一装置区带Z1及第二装置区带Z2中的部分。在一些实施例中，介电层114包含氮化物，例如氮化硅。在一些实施例中，介电层114用作蚀刻停止层且随后在后续处理步骤中被移除。可使用PVD、CVD、ALD、热氮化或其它适合沉积方法形成介电层114。

图4图解说明在衬底100上方形成介电层116。跨越装置区带Z1到Z4在衬底100上方形成介电层116。介电层114及116可由不同材料形成。在一些实施例中，介电层116包含氧化硅。在一些实施例中，介电层116在第二装置区带Z2中用作PMOS晶体管或NMOS晶体管的栅极介电层(未单独展示；图11中展示此晶体管的栅极结构208)。在一些实施例中，在不使用掩模的情况下在衬底100上形成介电层116，因此介电层116也在第一装置区带Z1、第三装置区带Z3及第四装置区带Z4中延伸。在一些实施例中，介电层116覆盖整个第一阱区106及整个第三阱区108。在一些实施例中，使用PVD、CVD、等离子体辅助CVD(PECVD)、低压CVD(LPCVD)或大气压CVD(APCVD)、ALD、旋转涂布、热生长工艺或任何适合的形成工艺来形成介电层116。在一些实施例中，使用热氧化形成介电层116。在一些实施例中，介电层116具有适合于在高电压下操作的HV晶体管的厚度D0，且介电层116的厚度D0可处于约

参考图5，在一些实施例中，对衬底100执行热处置111以将表面掺杂层112的掺杂物驱动到介电层116中。如先前所论述，第一阱区106中具有相反掺杂物类型(例如，第二导电率)的表面掺杂层112的掺杂物可减弱SBD装置的性能。如此，含氧化物介电层116用作表面掺杂层112的吸收层，其中在热处置111的帮助下驱动表面掺杂层112中的掺杂物以使其扩散到介电层116中，因此表面掺杂层112的掺杂物被部分地或完全驱动远离阱区106、205及206。另一方面，含氮化物介电层114不能用作吸收层，乃是由于其难以使p型掺杂物扩散到氮化物材料中。在一些实施例中，在大于或等于400℃的温度下执行热处置111。在一些实施例中，在低于或等于1200℃的温度下执行热处置111，但也可应用较高温度。由于表面掺杂层112中的掺杂物被介电层116吸收，因此形成在第一装置区带Z1中的SBD装置具有降低的接通电压且因此SBD装置的性能得以改进。在一些实施例中，以热处置111的效应为考量来确定图1中所展示的第二装置区带Z2中的阱区的掺杂浓度布置，且因此第二装置区带Z2中的晶体管的性能基本上不受热处置111影响。

在使用热氧化形成介电层116的一些实施例中，热处置111伴随着热氧化且可有助于将表面掺杂层112的掺杂物驱动到介电层116中。因此，可消除独立热处置的额外成本及时间。换句话说，可在形成介电层116期间对表面掺杂层112执行热处置111。另一选择为，在一些实施例中，可在后续操作期间独立地单独执行热处置111。

参考图6，在第一阱区106中形成第四阱区118。第四阱区118包含具有与第一阱区106中的掺杂物相反的导电类型(例如，p型)的掺杂物。在一些实施例中，第四阱区118用作用于改进SBD装置的击穿电压的保护层且从平面图看可包含环形状，其中所述环环绕第一阱区106的阳极区域101a。在一些实施例中，在平面图中，第四阱区118环绕位于阳极区域101a上方硅化物层(图6中未展示；图13中予以图解说明)。在一些实施例中，第四阱区118的掺杂物浓度介于约10E11个离子/cm

在形成第四阱区118期间，随之发生的退火工艺可辅助将表面掺杂层112的残余掺杂物驱动到介电层116中。形成介电层116及第四阱区118时使用的退火工艺共同作用以在不进行额外热工艺的情况下从第一阱区106移除表面掺杂层112。

参考图7，将介电层116图案化，以使得移除介电层116的覆盖第三装置区带Z3及第四装置区带Z4的部分。第一装置区带Z1及第二装置区带Z2上方的介电层116保留于衬底100上方。在一些实施例中，在介电层116上方形成图案化掩模层，以使得根据所述图案化掩模层将介电层116图案化。可使用干式蚀刻、湿式蚀刻或其组合(例如，反应性离子蚀刻(RIE))对介电层116执行移除。此外，介电层114可在蚀刻操作期间用作蚀刻掩模。可在对介电层116的图案化完成之后剥除图案化掩模层。

接下来，从第三装置区带Z3及第四装置区带Z4移除介电层114。可使用干式蚀刻、湿式蚀刻或RIE执行对介电层114的移除。

随后，在第三装置区带Z3中在衬底100上方形成另一介电层120，如图8中所图解说明。介电层120用作第三装置区带Z3中的PMOS晶体管或NMOS晶体管的栅极介电层(未单独展示；图11中展示此晶体管的栅极结构308)。在一些实施例中，在使用掩模的情况下在衬底100的上形成介电层120，因此介电层120延伸在第一装置区带Z1、第二装置区带Z2及第四装置区带Z4上方。在一些实施例中，介电层120完全覆盖第三装置区带Z3及第四装置区带Z4中的整个第一阱区306及406。在一些实施例中，使用PVD、CVD、PECVD、LPCVD、APCVD、ALD、旋转涂布、热生长工艺或任何适合形成工艺来形成介电层120。在一些实施例中，介电层120包含氧化硅。在一些实施例中，介电层120由与介电层116相同的材料形成。在一些实施例中，介电层120具有适合于I/O晶体管在中等电压下操作的厚度D1，且可处于约

参考图9A，将介电层116及220图案化以移除介电层120中覆盖第四装置区带Z4的部分。此外，介电层120在第一装置区带Z1上方的部分也凹入达深度D11。因此形成凹槽121。深度D11可处于约

在一些实施例中，深度D11对介电层116的厚度D0的比率大于零且小于约30％。在一些实施例中，凹入深度D11对介电层116的厚度D0的比率介于约10％与约20％之间，例如约15％。

图9A图解说明凹槽121的侧壁121S及暴露底部表面121R，侧壁121S与暴露底部表面121R形成夹角α。在一些实施例中，角度α大于或等于90°。在一些实施例中，暴露底部表面121R通过平滑斜坡(未展示)连接到介电层116的上表面116S。在一些实施例中，侧壁121S与块体区域101c的暴露表面对准，且覆盖第一装置区带Z1与其它装置区带之间的隔离区102S。在一些实施例中，凹入底部表面121R具有延伸超出第一装置区带Z1的第三阱区108的区域。在一些实施例中，凹槽121的至少一侧在第一装置区带Z1的外围处延伸超出隔离区102S，以使得侧壁121S位于除第一装置区带Z1之外的装置区带内。

凹槽121可形成为图9B及图9C中所展示的替代性形状及配置。参考图9B，将介电层116及220图案化以使得凹槽121横跨以仅覆盖阳极区域101a，而阻止介电层116的与阴极区域101b及块体区域101c对准的部分被蚀刻。图9B中的凹槽121具有在与将阳极区域101a与阴极区域101b分隔开的隔离区102S对准的位置处形成在介电层116中的侧壁121S。第二装置区带Z2上方的介电层116及第三装置区带Z3上方的介电层120在衬底100上方仍基本上保持不变。在一些实施例中，侧壁121S与阳极区域101a的暴露表面对准，且凹槽121覆盖阳极区域101a与阴极区域101b之间的整个隔离区102S。在一些实施例中，暴露底部表面121R具有宽度121B，宽度121B大于被第四阱区118环绕的阳极区域101a的上表面的宽度Da。宽度121B经确定大于宽度Da，乃是由于在对介电层116进行图案化操作期间，阳极区域101a上方的介电层116的厚度因受到蚀刻而充分减小，使得第一装置区带Z1中的肖特基二极管装置的第一区106的表面上将不会留下残余介电层116。在一些实施例中，宽度121B大于约0.1μm，例如在约0.1μm与约10μm之间的范围中、在约0.5μm与约8μm之间的范围中或在约1μm与约5μm之间的范围中。

图9C图解说明将介电层116及220图案化以使得凹槽121被形成为仅覆盖阳极区域101a及阴极区域101b同时阻止介电层116与块体区域101c对准的部分被蚀刻的又一实施例。图9C中的凹槽121具有在与将阴极区域101b与块体区域101c分隔开的隔离区102S对准的位置处形成在介电层116中的侧壁121S。第二装置区带Z2上方的介电层116及第三装置区带Z3上方的介电层120仍在衬底100上方基本上保持不变。在一些实施例中，侧壁121S与阴极区域101b的暴露表面对准，且凹槽121覆盖阴极区域101b与块体区域101c之间的整个隔离区102S。在一些实施例中，暴露底部表面121R具有比邻近隔离区102S之间的第一阱区106的上表面的宽度Db大的宽度121B。在一些实施例中，暴露底部表面121R具有比宽度Db小的宽度121B。

在图9A中所展示的操作之后，在第四装置区带Z4上方形成另一介电层122。介电层122用作第四装置区带Z4中的PMOS晶体管或NMOS晶体管的栅极介电层(未单独展示；图11中展示此晶体管的栅极结构408)。在一些实施例中，在使用掩模的情况下在衬底100上形成介电层122，因此介电层122还延伸于第一装置区带Z1、第二装置区带Z2及第三装置区带Z3上方。在一些实施例中，介电层122覆盖第四装置区带Z4中的整个第一阱区406。在一些实施例中，使用PVD、CVD、PECVD、LPCVD、APCVD、ALD、旋转涂布、热生长工艺或任何适合形成工艺形成介电层122。在一些实施例中，介电层122包含氧化硅。在一些实施例中，介电层122由与介电层120或116相同的材料形成。

在一些实施例中，介电层122具有适合于核心晶体管在低电压下操作的厚度D2，且可低于约

参考图11，在装置区带Z2到Z4中形成栅极结构。这些栅极结构可以是用于形成装置区带Z2到Z4中的晶体管装置的金属栅极结构或牺牲栅极结构。举例来说，栅极结构208被形成为包含在介电层116上方的栅极电极212及侧壁间隔件214。类似地，栅极结构308被形成为包含在介电层120上方的栅极电极312及侧壁间隔件314，且栅极结构408被形成为包含在介电层122上方的栅极电极412及侧壁间隔件414。

在一些实施例中，栅极电极212、312或412可包含由氧化物层、氮化物层及用于牺牲栅极结构的硬掩模层形成的堆叠，或可包含由胶层、顶盖层、一或多个功函数调谐层及用于金属栅极结构的导电填充层形成的堆叠。在一些实施例中，通过使用CVD、PVD、ALD或其它适合沉积工艺沉积层堆叠并使用干式蚀刻、湿式蚀刻或其组合视需要将层堆叠蚀刻成栅极电极的形状来形成栅极电极212、312或412。

在一些实施例中，侧壁间隔件214、314或414可由介电材料(例如氧化物、氮化物、氮氧化物、碳化物、高k介电材料、其组合等)形成。在一些实施例中，通过以下方式形成侧壁间隔件214、314或414：在各别栅极电极212、312及412的顶部表面上且沿着侧壁保形地形成介电材料，并执行蚀刻操作以移除介电材料的水平部分从而留下沿着各别栅极电极的侧壁的垂直部分。在一些实施例中，用于形成侧壁间隔件214、314及414的蚀刻操作是各向异性蚀刻。

在一些实施例中，在用于将栅极电极212、312及412以及侧壁间隔件214、314及414图案化的蚀刻操作期间，可蚀刻掉介电层116、120及122的部分。举例来说，可在蚀刻操作期间将介电层122图案化，以使得介电层122的被栅极结构408覆盖的部分保留下来而移除其它部分并暴露出表面100S。介电层122留在栅极电极412下方的部分用作栅极结构408的栅极介电层。在一些实施例中，通过间隔件蚀刻操作将各别装置区带Z2或Z3中的介电层116或120的未被栅极电极212或312覆盖的部分薄化。在一些实施例中，将介电层120进一步图案化以使得进一步移除介电层120的未被栅极电极312覆盖的部分且暴露出表面100S。因此，介电层120留在栅极电极312下方的部分用作栅极结构308的栅极介电层。

图12图解说明将图9A中所展示的实施例中的介电层116图案化。在一些实施例中，将介电层116图案化以使得形成暴露出第一装置区带Z1中的第一阱区106的阳极区域101a中的表面100S的开口。在一些实施例中，将介电层116图案化以形成暴露出第一阱区106的阴极区域101b中的表面100S的开口。在一些实施例中，将介电层116图案化以形成暴露出第三阱区108的块体区域101c中的表面100S的开口。另外，将介电层116图案化以暴露出第二装置区带Z2中的晶体管的源极/漏极区201S。图案化介电层116中位于栅极电极212下方的部分用作栅极结构208的栅极介电层。栅极结构208可在图案化操作期间用作蚀刻掩模以暴露出源极/漏极区201S。在一些实施例中，通过图案化操作形成的开口可具有大于或小于第一阱区106中的暴露的阳极区域101a及阴极区域101b或第三阱区108中的暴露的块体区域101c的面积。在一些实施例中，图案化操作仍留下阳极区域101a、阴极区域101b或块体区域101c中被介电层116覆盖的一部分。在一些实施例中，图案化介电层116被过蚀刻且暴露出下伏隔离区102的部分。在一些实施例中，使用单个蚀刻工艺执行对第一装置区带Z1及第二装置区带Z2中的介电层116的图案化操作。在一些实施例中，使用光刻/蚀刻工艺、激光钻孔工艺或另一适合的材料移除工艺将介电层116图案化。

在下伏隔离区102的图案之后，所述图案化操作在介电层116中形成图案。在一些实施例中，介电层116在第一装置区带Z1的外围的位置处包含阶梯形状或平滑斜坡。介电层116的阶梯形状或斜坡的侧壁121S面向第一装置区带Z1的内侧区域(例如，阳极区域101a)。在一些实施例中，图案化介电层116的上表面包含较高水平高度及较低水平高度，其中较高水平高度及较低水平高度分别由未经蚀刻上表面116S及凹入底部表面121R表示。在一些实施例中，在平面图中，较高水平高度116S横向地环绕较低水平高度121R。在一些实施例中，图案化介电层116的较高水平高度116S通过斜坡连接到介电层116的较低水平高度121R。在一些实施例中，介电层116在与侧壁121S对准的位置处包含阶梯形状或斜坡，如图9A到图9C中所图解说明。留在图案化介电层116中的此阶梯形状或斜坡是由图9A(或另一选择为图9B及图9C)及图12中所图解说明的两步式图案化操作产生。通过此两步式图案化操作，可完全移除阳极区域101a中的且任选地为阴极区域101b或块体区域101c中的相对厚介电层116。此外，无需额外蚀刻操作来实现两步式图案化，乃是由于这两个图案化操作与其它图案化操作一起对装置区带Z2到Z4中的至少一者执行。因此可减少处理成本及时间。

对介电层116执行图案化以确保从阳极区域101a的表面100S完全移除介电层116的介电材料，以改进SBD装置的性能。在一些实施例中，介电层116的部分经受图12中的单个图案化操作而非两步式图案化操作，且因此可能会在阴极区域101b或块体区域101c的表面100S上留下介电层116的残余物。举例来说，凸块116R(图15中所展示)形成在阴极区域101b(或块体区域101c中，但未展示)的开口中且将衬底100的一部分暴露出来。另一选择为，残余层116T(图15中所展示)形成在块体区域101c(或阴极区域101b中，但未展示)的开口中且覆盖衬底100。在一些实施例中，对介电层116的图案化完全移除残余物，以使得无残余物留在阴极区域101b或块体区域101c的表面100S上。

图13图解说明后续工艺的第一装置区带Z1的放大横截面图。在第一阱区106的阴极区域101b中形成重度掺杂层126。重度掺杂层126可有助于增强SBD装置的电性质，例如减小SBD装置的阴极端子的接触电阻。重度掺杂层126含有第一导电类型(例如，n型掺杂物)的掺杂物，其中掺杂物浓度大于第一阱区106的掺杂物浓度。重度掺杂层126可通过离子植入操作来形成且植入剂量可介于约1E15个原子/cm

在一些实施例中，在第一阱区106的块体区域101c中形成另一重度掺杂层128。重度掺杂层128可有助于增强SBD装置的电性质，例如减小SBD装置的块状端子的接触电阻。重度掺杂层128含有第二导电类型(例如p型掺杂物)的掺杂物，其中掺杂物浓度大于第三阱区108的掺杂物浓度。重度掺杂层128可通过离子植入操作形成，且植入剂量可介于约1E15个原子/cm

随后，在阳极区域101a、阴极区域101b及块体区域101c中的暴露表面100S上形成导电层(例如，硅化物层)130。在一些实施例中，在重度掺杂层126及128上方形成硅化物层130。硅化物层130形成为与阳极区域101a的暴露表面100S接触。此外，硅化物层130可形成为与暴露阴极区域101b及暴露块体区域101c接触。在一些实施例中，硅化物层130可包含硅化钴、硅化钛、硅化钨、硅化物镍等。用于制作硅化物层130的例示性工艺包含形成含金属层(未展示)以覆盖衬底100及介电层116。在本实施例中，含金属层包含钴；但在其它实施例中，含金属层还可包含钛、钨、镍或其组合。对含金属层执行退火工艺以使金属与衬底100中的硅发生反应以形成硅化物层130的硅化物材料。在一些实施例中，在形成硅化物层130之后，移除介电层116上的含金属层中未与硅发生反应的部分。

在介电层116、第四阱区118的暴露部分及硅化物层130上方沉积介电层132。介电层132可形成为后续工艺的接触蚀刻停止层(CESL)。在一些实施例中，介电层132包含介电材料，例如氮化硅、氮氧化硅、氮化硅碳、任何其它适合的绝缘材料或其组合。在一些实施例中，使用PVD、CVD、ALD、旋转涂布、热生长工艺或其它适合的形成工艺形成介电层132。

参考图14，在接触蚀刻停止层132上方形成层间介电(ILD)层134。在一些实施例中，ILD层134包含氧化物、氮氧化物、氮化硅、含氮氧化物、掺杂氮的氧化物、氮氧化硅、聚合物、任何其它适合绝缘材料或其组合。在一些实施例中，使用PVD、CVD、ALD、旋转涂布或其它沉积工艺形成ILD 134。随后，将ILD层134图案化以使得穿过ILD层134形成穿孔，以暴露出硅化物层130在阳极区域101a、阴极区域101b及块体区域101c中的部分。在这些穿孔中形成导电材料以形成将下伏阳极区域101a、阴极区域101b及块体区域101c电耦合到下伏层中的特征的导电插塞136。举例来说，导电插塞136a电耦合到阳极区域101a，且导电插塞136b及136c分别电耦合到阴极区域101b及块体区域101c。导电插塞136具有多层结构且可由一或多种材料形成，所述一或多种材料例如在本实施例中是钛、氮化钛及钨，而在其它实施例中也可使用其它金属元素，例如钽、氮化钽、铜、铜合金、镍、锡、金或其组合。在一些实施例中，形成钛层以作为将下伏硅化物层130接合到导电插塞136的其余层的导电插塞136的胶层。

图15到图17图解说明在图1到图8、图9B(或另一选择为图9C)、图10及图11中的操作之后的另一实施例。如先前所论述，对介电层116执行两步式图案化以确保从阳极区域101a的表面100S完全移除介电层116的介电材料以改进SBD装置的性能。参考图9B，图案化操作未将介电层116在阴极区域101b及块体区域101c中的部分薄化。此非薄化厚度可导致难以使用单个图案化操作且在不在开口中留下残余物的情况下形成介电层116的开口。在一些实施例中，介电层116的残余物可留在阴极区域101b或块体区域101c的表面100S上。举例来说，凸块116R形成在阴极区域101b(或块体区域101c中，但未展示)的开口中且将衬底100的一部分暴露出来。另一选择为，残余层116T形成在块体区域101c(或在阴极区域101b中，但未展示)的开口中且覆盖整个衬底100。在图9B中的操作被图9C中的操作替换的另一实施例中，凹槽121不延伸到块体区域101c。因此，在图15中的图案化操作期间，可在块体区域101c中形成凸块116R或残余层116T。

图16图解说明在图15的操作之后形成重度掺杂层126及128、硅化物层130及ILD层132。重度掺杂层126及128、硅化物层130及ILD层132的材料、配置及形成方法类似于参考图13中所描述的材料、配置及形成方法。在介电层116的残余物(例如，图15中的凸块116R或薄层116T)留在表面100S上的实施例中，由于此残余物，硅化物层130无法成功地形成在表面100S上。此残余物阻挡硅与含金属层反应，且因此在残余物存在处，硅化物层130部分地形成或不存在。

图17图解说明在图16的操作之后形成ILD层134及导电插塞136。ILD层134及导电插塞136的材料、配置及形成方法类似于参考图14所描述的材料、配置及形成方法。

在一些实施例中，于在ILD层134的穿孔中形成导电插塞136之后，可执行预清洁工艺以从穿孔移除不需要粒子、污染物或材料残余物(包含介电层116的残余物)。可使用湿式蚀刻操作进行预清洁工艺以促使从表面100S移除这些不需要材料。如此，如果残余物留在表面100S上且这些残余物被穿孔暴露出来，那么将通过预清洁工艺进一步移除。与此同时，可在预清洁工艺期间在适当位置处留下硅化物层132。参考图17，预清洁工艺在硅化物层130中产生与右手侧阴极区域101b中的导电插塞136b对准的开口。类似地，预清洁工艺在薄层116T中产生与右手侧块体区域101c中的导电插塞136c对准的开口。因此，随后形成的导电插塞136b及136c可分别与下伏重度掺杂层126及128直接接触。由于因介电层116的不成功移除而在阴极区域101b或块体区域101c中存在这些开口，因此SBD性能可不会显著地降级。乃是由于阴极区域101b(或块体区域101c)与其下伏第一阱区106(或第三阱区108)之间的界面形成为欧姆接触，且SBD装置的电性质将不受到负面影响。

然而，在一些现有方法中，如果硅化物层130的此开口存在于阳极区域101a中，那么第一阱区106将通过此开口接触导电插塞136a，且肖特基势垒界面的至少一部分将由导电插塞136a中的导电材料(例如，钛)建立，且将不会由硅化物层130(例如硅化钴)建立。由于导电插塞136a的导电材料的功函数可小于硅化物层的功函数，因此由导电插塞136a的导电材料与第一阱区106获得的肖特基势垒高度小于由硅化物层130与第一阱区形成的肖特基势垒高度。因此可减少SBD装置的漏电流性能。相比之下，通过针对介电层116提出的用于在形成导电插塞136a之前完全移除介电层116在阳极区域101a中的残余物的两步式图案化方案，表面100S将被硅化物层130完全覆盖，在形成导电插塞136a期间将不会产生开口，且肖特基势垒界面的金属侧将仅由硅化物层130形成。因此，可改进漏电流性能。

图18展示图解说明根据一些实施例的SBD装置的性能的曲线图。曲线图(a)及曲线图(b)在电流测量的累计概率方面分别展示SBD装置在正向加偏压模式及反向加偏压模式下的正向电流及漏电流。比较使用图9A(或另一选择为图9B及图9C)及图12中所图解说明的两步式图案化方案的提议与通过图12的单个图案化操作将介电层116图案化的现有一步式图案化方案。曲线图(a)及(b)的电流测量图解说明虽然在正向加偏压模式下所提出的方案方法在正向电流测量方面表现得略优于现有方法，但所提出方案的漏电流性能显著地优于现有方法的漏电流性能。

根据实施例，一种制造肖特基势垒二极管的方法包含：在衬底上方形成第一阱区；在所述第一阱区上方形成第一介电层；通过减小所述第一介电层的第一厚度来将所述第一介电层图案化；移除所述第一介电层以暴露出所述第一阱区的表面；及在所述第一阱区上方形成导电层以获得肖特基势垒界面。

根据实施例，一种制造半导体装置的方法包含：在衬底上方形成第一阱区及第二阱区，其中所述第二阱区被配置为晶体管装置的一部分；在所述第一阱区及所述第二阱区上方形成介电层；通过减小所述介电层在所述第一阱区上方的第一部分的厚度同时使所述介电层在所述第二阱区上方的第二部分保持不变来将所述介电层图案化；蚀刻所述介电层以暴露出所述第一阱区的第一表面及所述第二阱区的第二表面；及在所述第一阱区的所述暴露表面上形成一个硅化物层以获得肖特基势垒界面。

根据实施例，一种肖特基势垒二极管包含阱区，其位于衬底中；硅化物层，其位于所述阱区上方。所述硅化物层连同所述阱区一起形成肖特基势垒界面。所述肖特基势垒二极管还包含隔离区，其安置于所述衬底中且界定所述阱区；及介电层，其位于所述衬底及所述硅化物层上方。所述介电层在所述介电层的外围处包括阶梯形状。

上述内容概述了数个实施例的特征，以使所属领域的技术人员能够更好地理解本揭露的各方面。所属领域的技术人员应了解，其可容易地使用本揭露作为设计或修改其它工艺及结构以达成与本文中所介绍的实施例相同的目的及/或达成相同优势的基础。所属领域的技术人员还应意识到这些等效构造并不背离本揭露的精神及范围，且其可在不背离本揭露的精神及范围的情况下在本文中做出各种变化、替代及更改。

【符號說明】

10：肖特基二极管

100：衬底

100S：上表面/表面

101a：阳极区域

101b：阴极区域

101c：块体区域

102：隔离区

102S：隔离区

103：隔离区

104：第二阱区/深阱区

106：第一阱区/第一区

108：第三阱区

111：热处置

112：表面掺杂层

114：介电层/含氮化物介电层

116：介电层/图案化介电层

116R：凸块

116S：上表面/较高水平高度

116T：残余层/薄层

118：第四阱区

120：介电层

121：凹槽

121B：宽度

121S：侧壁

121R：暴露底部表面/凹入底部表面/较低水平高度

122：介电层

126：重度掺杂层

128：重度掺杂层

130：导电层/硅化物层

132：介电层/接触蚀刻停止层/硅化物层

134：层间介电层

136a：导电插塞

136b：导电插塞

136c：导电插塞

201S：源极/漏极区

204：第二阱区/深阱区

205：第三阱区

206：第一阱区/阱区

208：栅极结构

212：栅极电极

214：侧壁间隔件

304：第二阱区/深阱区

306：第一阱区

308：栅极结构

312：栅极电极

314：侧壁间隔件

404：第二阱区/深阱区

406：第一阱区

408：栅极结构

412：栅极电极

414：侧壁间隔件

D0：厚度

D1：厚度

D2：厚度

D11：深度/凹入深度

Db：宽度

Z1：第一装置区带/装置区带

Z2：第二装置区带/装置区带

Z3：第三装置区带/装置区带

Z4：第四装置区带/装置区带

α：夹角/角度