制造方法

技术领域

本申请涉及通过选择性材料沉积制造诸如纳米级器件之类的结构。示例应用是超导体半导体平台的制造，例如用于量子计算机中的半导体-超导体平台。

背景技术

量子计算是这样的计算类别，其中利用固有的量子力学现象(诸如量子态叠加和纠缠)，能够比任何传统计算机更快地执行某些计算。在拓扑量子计算机中，通过操纵在某些物理系统中出现的准粒子—称为“非阿贝尔任意子(non-abelian anyon)”—来执行运算。任意子具有将其与费密子(fermion)与玻色子(boson)二者区分开来的独特的物理特性。非阿贝尔任意子也具有相对于阿贝尔任意子而言独特的性质。这些独特的性质充当用于拓扑量子计算的基础，其中信息被编码为非阿贝尔任意子的拓扑性质；特别地，被编码为其时空世界线的编织。这相对于量子计算的其他模型而言具有某些益处。一个关键益处是稳定性，因为量子编织不受一定规模的扰动的影响，该规模的扰动在其他类型的量子计算机中可能导致引起错误的量子退相干。

广义而言，迄今为止，两种类型的物理系统已被视为非阿贝尔任意子的潜在主体，即凝聚态物质物理学中的“5/2分数量子霍尔”系统，以及(最近的)半导体-超导体(SE/SU)纳米线。关于后者，该领域的关键进步是实现了可以在耦合至超导体(SU)的半导体(SE)纳米线(NW)中形成“马约拉纳零模式”(MZM)形式的非阿贝尔任意子。

在SE/SU纳米线的背景下遇到的一个问题是所谓的“软间隙”状态的存在。软间隙问题已经在公开可用的文献中进行了记载，并且足以说明这些软间隙状态在存在时是MZM退相干的根源。分析和实验表明，软间隙的根源是SE/SU界面(interface)中的无序，并且该领域中最近进行了改善SE/SU界面的质量的工作，目的是提供更加稳定的MZM。

发明内容

根据本发明的第一方面，提供了一种选择性地图案化器件结构的方法。在衬底上形成中空阴影壁。中空阴影壁由处于衬底的表面上的基底和连接到基底的一个或多个侧壁形成。一个或多个侧壁远离衬底的表面并围绕基底延伸，以限定中空阴影壁的内部腔体。通过使用沉积束，将由衬底支撑与阴影壁相邻的器件结构选择性地图案化，以使沉积材料的层选择性地沉积在器件结构上。沉积束具有相对于衬底的表面的法线的非零入射角度和在衬底表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件结构的表面部分上沉积。一旦器件结构已经被选择性地图案化，则中空阴影壁的一个或多个侧壁被去除，并且因此选择性地图案化器件部件。

在实施例中，可以通过在衬底表面的被衬底表面上的部分抗蚀剂层暴露出的区域中沉积至少一个壁材料来形成中空阴影壁。部分抗蚀剂层具有顶表面和从顶表面延伸至衬底表面的至少一个内侧表面，以创建暴露区域的边界。部分抗蚀剂层在已经形成中空阴影壁之后被去除。

例如，中空阴影壁可以由壁材料的至少一个沉积层形成，该沉积层覆盖部分抗蚀剂层的顶表面、部分抗蚀剂层的内侧表面和衬底表面的暴露区域。中空阴影壁的一个或多个侧壁可以包括在部分抗蚀剂层被去除之前覆盖部分抗蚀剂层的内侧表面的壁材料，并且中空阴影壁的基底包括覆盖衬底表面的暴露区域的壁材料。覆盖部分抗蚀剂层的顶表面的壁材料可以随部分抗蚀剂层被去除，从而留下由衬底支撑的中空阴影壁。

这是形成具有侧壁的薄的阴影壁的特别有效的方式，在侧壁实现其目的之后，可以使用纯机械方法便捷地去除侧壁，纯机械方法具有优于其他去除方法、例如化学方法(参见下文)的优点。

根据本发明的第二方面，提供了一种选择性地图案化器件部件的方法。在衬底的表面上形成抗蚀剂的部分层，该部分层使衬底的表面的至少一个区域暴露。部分抗蚀剂层具有基本上平行于衬底表面的顶表面和从顶表面延伸到衬底表面的内侧表面，以便在侧表面与衬底表面相交处创建暴露区域的边界。在暴露区域中由沉积在抗蚀剂层的内侧表面上的壁材料形成阴影壁。壁材料延伸到衬底表面的暴露区域，以用于在去除围绕阴影壁的抗蚀剂层时支撑该阴影壁。从衬底去除部分抗蚀剂层，从而留下由衬底支撑的阴影壁。沉积束用于在由衬底支撑与阴影壁相邻的器件部件上使沉积材料层选择性地沉积。沉积束具有相对于衬底的表面的法线的非零入射角度和在衬底的表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件部件的表面部分上的沉积。

根据本发明的第三方面，提供了一种选择性地图案化器件结构的方法。在衬底的表面上形成阴影壁，所述阴影壁包括一个或多个侧壁，所述一个或多个侧壁延伸远离所述衬底的表面。一个或多个侧壁具有至少一个锯齿状区，该锯齿状区增加一个或多个侧壁的刚性。沉积束用于在由衬底支撑与阴影壁相邻的器件结构上使沉积材料的层选择性地沉积。沉积束具有相对于衬底的表面的法线的非零入射角度和在衬底的表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件结构的表面部分上的沉积，从而选择性地图案化器件结构。

附图说明

图1示出用于制造中空阴影壁的示例方法；

图2示出使用智能壁以生成期望图案的选择性沉积；

图3示出当该器件通过SAG生长时，制造中空阴影壁的示例方法；

图4示出中空阴影壁的示意图；

图5A示出具有强化锯齿状的边沿的中空阴影壁的示例的俯视图；

图5B示出没有强化效果的智能壁的示例的俯视图

图6A、图6B和图6C示出示意图，以通过示例来例示用于智能壁的小特征工程的原理；

图7示出制造SE/SU纳米线网络的方法的示意图；

图8示出外延生长阶段中的SAG SE纳米线的示意透视图，其中超导材料沉积在纳米线上和纳米线周围；

图9示出GaAs衬底上的SAG InAs纳米线网络的俯视图；以及

图10示出包括SE/SU纳米线和侧栅区的量子电路的示意俯视图。

具体实施方式

在本文描述的制造技术的示例中，特制结构用于投射“阴影”，该阴影在衬底上的材料的定向沉积期间创建图案化的纳米级结构。术语“阴影壁”、“智能壁”或简单地“壁”在这里可以互换地使用，以指代从衬底向外突出的这样的结构。这允许从材料的沉积中排除衬底的预定区域，从而创建纳米级图案。这些区域可以被称为“阴影区”，这些区是防止沉积的区，因为阴影壁抑制沉积材料进入这些区。这些区是与阴影壁相邻的衬底表面的暴露区域(即，这些区域与衬底的表面上的阴影壁相邻，而不是在该阴影壁下方)。使用成角度的束执行沉积，并且因为阴影壁从衬底表面向外突出，所以阴影壁选择性地防止在与束入射到的阴影壁的相对侧相邻的暴露的阴影区中的沉积。

在此，描述了改进的阴影壁结构和合适的制造过程，其具有优于替代的智能壁结构和制造方法的各种益处。

作为示例，一种这样的替代的阴影壁制造方法使用厚介电层，该厚介电层被蚀刻以形成壁，该壁然后可以用作阴影结构以用于选择性的材料成角度沉积。该示例过程具有多个特征：

壁高度由介电层的厚度限定。这需要长时间的材料沉积以及在高壁的情况下的蚀刻过程，以便在衬底的表面上均匀地建立足够厚的介电层，并且然后选择性地将该介电层蚀刻掉。

这导致由单片材料构成的壁，该壁在其实现其目的之后，难以从衬底上去除而不损坏周围结构，这可能对最终器件质量有害。不可去除的壁在器件制造的后期阶段会引起问题。

该示例性过程对衬底材料施加了某些限制。

本文公开的智能壁技术的实施例解决了所有上述问题。

所描述的实施例提供了“中空”智能壁和用于制造中空智能壁的示例过程。中空智能壁(即，具有相对较大内部腔体的智能壁)比相应尺寸和形状的单片(实心)智能壁明显更容易去除。

有各种方法来创建具有期望特征的中空智能壁。下面描述的示例过程使用部分抗蚀剂层，其中在由部分抗蚀剂层暴露而遗留的衬底区中形成智能壁。在衬底的表面和抗蚀剂层表面上均匀地沉积壁材料薄层—抗蚀剂层的垂直顶表面和垂直侧表面都向下延伸到并围绕衬底的暴露区域(水平和垂直是指平行和垂直于衬底平面的方向，而与重力方向无关)。可以使用单壁材料，或者可以分层地构建多个壁材料以形成复合智能壁。

中空智能壁由沉积在暴露区上的水平对准壁材料和沉积在抗蚀剂的周围侧表面上的垂直对准壁材料一起形成。当去除部分层时，该部分层的顶表面上的壁材料与部分层一起被去除，然而，在衬底表面的每个暴露区上延伸到抗蚀剂层的周围侧表面的壁材料薄层保持，以留下由衬底支撑的中空阴影壁。

这只需要沉积壁材料薄层并且消除对上述蚀刻-寻址点(1)的需要。

在本公开中，术语衬底在该情景中用于指代晶片10加上形成在晶片10上的任何结构。也就是说，出于本目的，本文将采用“晶片”来指代基层，且“衬底”将指代晶片加上在制造过程中的当前阶段已沉积在晶片上的任何其他层，包含智能壁、掩模、沉积材料等。然而，应当注意，除非另外指出，否则对晶片上的层、部件、结构等的引用不一定意味着那些层/部件/结构等必须与晶片的表面直接接触(因此在多层衬底中，所有那些层被称为在晶片上)。

图1示出产生阴影壁13的方法的示意图。在该示例中，沉积有沉积材料4以创建纳米级图案的器件11在衬底外部生长并放置在晶片10上。该器件可以是半导体纳米线。

在步骤1，在晶片10上形成抗蚀剂14的层。例如，抗蚀剂14可以是电子束抗蚀剂。抗蚀剂14的层的深度决定了通过该方法产生的阴影壁13的高度，因此层14的深度对应于壁13的所需深度。抗蚀剂14的层可以通过旋涂形成，使得该层在衬底10的表面上具有基本相等的深度。例如，单个抗蚀剂旋转可以产生深度约为0.5μm的层，从而产生约为该深度的阴影壁13。例如，通过执行多个抗蚀剂旋转可以产生较高的壁，使得所得的阴影壁13的深度大约为1.5μm。由材料4的沉积形成的期望图案和材料将被沉积的角度决定了阴影壁13的所需高度以及形状。

在步骤2中，选择性地去除抗蚀剂14的层的一部分，以在晶片10上形成抗蚀剂的部分层。在图2的示例中，仅选择性地去除一个区域，但是应当理解，在该步骤中可以去除一个以上的区域。去除抗蚀剂14的层以创建腔体15，从而暴露晶片表面的区域10a。腔体15由部分抗蚀剂层14的内侧表面14b限定，该内侧表面从晶片10的表面延伸到抗蚀剂层14的顶表面14a。这些侧表面形成围绕晶片10的暴露区域10a的边界。

可以通过光刻选择性地去除该抗蚀剂。层14暴露于电子束，该电子束限定了要被去除的区域。电子束的作用是改变抗蚀剂对抗蚀剂显影剂的溶解性。对于正性抗蚀剂，电子束瞄准要被去除的区域，使得这些区域变得可溶于显影剂，而对于负性抗蚀剂，抗蚀剂14的不要被去除的区域暴露于电子束，使得这些区域中的抗蚀剂14变得不溶于显影剂。在抗蚀剂14已经暴露于电子束之后，在抗蚀剂显影剂中对抗蚀剂进行显影。使用本领域公知的除渣过程去除腔体15中剩余的任何残留抗蚀剂14。

在步骤3，通过在衬底表面上的非定向沉积来沉积壁材料16的层。壁材料可以是例如氮化硅。沉积壁材料16的层，使得该层覆盖腔体15中晶片10的暴露表面和腔体15中抗蚀剂14的侧表面。壁材料16的层也可以覆盖抗蚀剂14的顶表面。壁材料16的层的厚度由阴影壁13的所需厚度确定。在抗蚀剂14的层的侧表面和腔体15中的衬底10的暴露表面上，壁材料的层厚度基本上是均匀的。在一些情况下，壁材料的层的厚度可能是不均匀的。例如，已经发现，层厚度的不均匀性可以高达50％，并且仍然产生足够的中空阴影壁。

使用该方法制造阴影壁13的优点在于，仅需要沉积壁材料的薄层。当通过沉积壁材料的层并且然后蚀刻所需的壁图案来制造阴影壁时，壁材料的沉积层必须与阴影壁的所需高度一样厚，因此需要长时间的壁材料沉积。由于图1的壁制造方法不需要蚀刻，所以也消除了由蚀刻损坏晶片10的表面的风险。

在步骤4，从晶片10上去除剩余的抗蚀剂14，留下由晶片10支撑的阴影壁13。沉积在抗蚀剂14的顶表面上的任何壁材料与抗蚀剂14一起被去除。这就留下了中空阴影壁13，该中空阴影壁直立在腔体15的位置上。中空阴影壁13包括由先前被部分抗蚀剂层14(现在已被去除)暴露的区10a中的壁材料形成的基底13a，以及由先前覆盖部分抗蚀剂层14的内侧表面14b的壁材料形成的侧壁13b。侧壁13b的厚度由壁材料16的厚度限定，并且壁材料的薄层意味着一旦实现侧壁的目的就易于去除的薄的侧壁13b。

抗蚀剂14可以通过剥离去除，这在本领域中是已知的。例如，丙酮可以用作剥离溶剂。由于中空阴影壁13是易碎和刚性的，因此期望通过不使晶片受到振动的方法来去除抗蚀剂层14。例如，使用丙酮的剥离通常需要搅拌，因此可能导致壁13塌陷。用于去除抗蚀剂层14的替代方法可以是临界点干燥。

在剥离之后，可以使用等离子体清洁来从晶片10的表面去除杂质。在该过程中可以使用氧等离子体处理。应该理解，并不总是需要氧等离子体处理。在使用氧等离子体处理的情况下，壁13的表面可以被氧化。例如，氮化硅被转化成氧化硅，使得氧化硅薄层涂覆壁13的表面。通过在不进行蚀刻的情况下去除抗蚀剂14，去除了蚀刻期间损坏衬底的表面的风险。

在一些实施例中，壁13可以由复合材料形成。这可以用于例如补偿所使用的壁材料中的不同应力。为了形成复合壁，重复沉积壁材料的步骤(图1中的步骤3)以创建由不同材料的层形成的壁13。应当理解，可以使用多于两种的不同材料来创建壁13，并且用于壁13的不同材料可以沉积在两个或更多个不同的层中。所使用的材料和材料的分层可以取决于将在后面描述的材料沉积过程。

在一些实施例中，复合中空阴影壁可以通过从两个或更多个不同角度沉积两种或更多种不同的壁材料来形成，使得壁材料的单层由两个或更多个不同部分形成，每个部分延伸了该层的整个厚度。

在步骤5中，将器件11放置在晶片10上的期望位置处。器件11可以在衬底外部生长，并且然后在需要时转移到衬底上。这可以在阴影壁13已经被制造之后发生、如在该示例中，或者器件11可以在阴影壁13被制造之前被转移到晶片10。如果在将器件11转移到晶片10上之前，器件11或晶片10已经暴露于大气，则表面可以被清洁。清洁表面去除杂质，从而改善晶片10和器件11之间的电接触，使得在使用中信号穿过该结构时信号劣化较少。还示出该设置的示例性俯视图。

在步骤6中，沉积材料4通过定向沉积而沉积在衬底上。阴影壁13在器件11上创建没有沉积材料4的阴影区。这样，沉积材料4的纳米级图案形成在器件11的表面上，该图案由阴影区限定。

材料4可以是超导体，例如铝。这可以作为固体存储在源单元中并蒸发以便在器件11处投射。通过用超导材料4例如铝涂覆半导体器件11，可以创建半导体超导体纳米线的网络。

随后可以进行一个或多个附加沉积。在后续沉积中沉积的材料4可以是与第一沉积中相同的材料4，或者材料4可以随每次沉积而变化。例如，可以在第二沉积中将电介质沉积在器件11上。材料4沉积的角度也可以随每次沉积而变化。通过改变角度，可以使用相同的阴影壁13在器件11上创建不同的图案。

在步骤6之后的步骤7中，一旦薄侧壁已经实现其目的，就可以使用机械方法(例如超声)便捷地去除阴影壁13的薄侧壁13b，而不损坏器件11(以例如化学去除的方式)。

在去除侧壁13b之前，阴影壁13具有由抗蚀剂层14(因为被去除)的厚度限定的高度H。另一方面，基底13a具有由壁材料16的层的厚度限定的较小高度h。

基底13a可以保留在衬底上，但是由于该基底的相对小的尺寸和低高度，与全高度H的单片阴影壁相比，该基底的影响相对小。

图2示出如上所述的步骤6的透视图。材料4以箭头所示的方向沉积在衬底上。具有内部腔体22的中空阴影壁13防止材料4a沉积在器件11上的阴影区24中。然而，材料4b、4c能够沉积在器件11上，因为阴影壁13不阻挡其路径。因此，器件11的表面在阴影区24中保持暴露，但是在其他区域中被材料4覆盖。

智能壁通常是使用硬掩模或抗蚀剂来限定图案和后续蚀刻的替代方案，并且具有优于此类技术的若干益处。

传统的光刻技术使用化学蚀刻来创建纳米级图案。然而，与器件区的化学接触会导致图案化材料的表面属性劣化，从而导致较低的器件质量。与这些技术相反，在待图案化的纳米结构生长在衬底上的实施例中，所描述的述技术不需要化学品与器件区的任何接触，这防止了在图案化期间对接触表面的不期望修改。在将纳米结构转移到衬底的实施例中，在可以在导线上构建结构之前，可能需要从导线表面去除原生氧化物。这可以通过在真空或气体气氛中采用氢等离子体或热脱氧来实现。

在某些方面，外部生长和转移纳米线是有益的，因为在这种情况下，材料要求不那么严格。这是因为阴影壁和纳米结构的生长是独立的步骤。

硬模板掩模也可以用于创建纳米结构。然而，需要掩模的精确机械定位，这需要在沉积室中引入复杂的附加机器。此外，在单个器件需要多个沉积的情况下，每个新的沉积需要新的模板掩模，这显著增加了过程的复杂性和错误的可能性。相反，所描述的实施例使用能够选择性沉积的阴影壁的光刻定位。这比使用硬掩模的沉积更精确且更容易实现。

沉积材料可以是例如超导体、金属或电介质。本文提及一些示例材料，但将理解，可以使用其他材料。

该材料可以沉积或部分沉积在纳米级器件、例如半导体纳米线上。例如，具有超导体材料的涂层(或部分涂层)的半导体纳米线在拓扑量子计算中具有应用。所描述的技术可以用于在一个或多个半导体纳米线或纳米结构的复杂网络上选择性地沉积超导体，以便创建可以在量子计算机中使用的量子电路。然而，所描述的技术也可以更一般地应用于在其他情景中具有实际用途的纳米结构的制造。

图3示出在已经创建了阴影壁13之后，当要通过选择性区域生长(SAG)来生长器件11时，制造中空阴影壁13的示例方法。为此，在衬底10的表面上形成掩模12。该掩模12例如可以由电介质制成。掩模12包含间隙17，在间隙中将生长器件11。间隙17从掩模12的表面延伸到晶片10的表面，使得生长的器件11与晶片10的表面接触。

图3的方法的步骤1至4在图1的方法的步骤1至4之后：

在衬底上沉积抗蚀剂14的层。该层处于掩模12的顶部，并且填充间隙17。选择性地去除抗蚀剂层14的一部分，以留下腔体15，在该腔体中制造中空阴影壁13。在该示例中，仅去除抗蚀剂14，使得掩模12的表面被暴露。然后沉积壁材料16的薄层，使得该薄层覆盖抗蚀剂层14的侧表面和腔体15中的掩模12的暴露表面。通过剥离来去除剩余的抗蚀剂层14和沉积在抗蚀剂顶部的壁材料16。这使得中空阴影壁13保持独立，并且暴露间隙17中的晶片10的表面。

在步骤5中，通过SAG在间隙17中生长器件11，使得器件11与晶片10的表面接触。在器件11生长之前，可以清洁晶片10的表面，使得在晶片10和器件11之间存在更好的电连接。

将理解，器件11可以在制造阴影壁13之前生长。例如，可以生长器件11，并且然后在掩模12和器件11的表面上沉积抗蚀剂14的层。然后进行步骤1至4。

在步骤6中，发生材料4的沉积。同样，中空阴影壁13防止材料4沉积在器件11上的阴影区中，然而允许材料4沉积在并不位于这些阴影区内的区中。

将理解，附加的结构可以用于这种制造方法。例如，对准标记可以用于将智能壁制造图案与掩模12中的间隙17对准，在该间隙中将生长器件11。这种结构在本领域中是已知的。

如图1和图3所示，使用这种方法创建的阴影壁13是中空的。即，阴影壁包括垂直壁20、基底21和内部腔体22，如图4中的壁13的横截面所示。内部腔体22是由垂直壁20包围的体积，但该体积不包含壁材料。这样，当沉积壁材料16的层时，腔体15的全部体积未被壁材料填充。

阴影壁13的垂直壁20的厚度由图1和图3的方法的步骤3中沉积的壁材料16的层厚度确定。例如，壁厚度可以在20nm和70nm之间。已经发现，如果壁厚度在50nm和70nm之间，则结构更稳定。壁可以被加强以允许更薄的壁，如下所述。壁的所需厚度由遮掩要求决定，因为较薄的壁允许形成阴影壁13的更清晰特征，并且因此在材料沉积期间在器件11上形成更清晰或更小的阴影区。

应该理解，可以使用其他方法来制造中空阴影壁13。例如，可以在晶片10上沉积壁材料的层，并且然后从壁材料层蚀刻阴影壁13。电子束抗蚀剂层可以沉积在壁材料层的顶部，随后在壁材料层中蚀刻图案之前，通过例如电子束光刻将壁的所需图案绘制到壁材料层中。可以使用诸如机械图案化之类的其他方法来限定阴影壁的形状。

在材料4的沉积之后可能需要进一步的制造步骤。在材料沉积期间使用的阴影壁可能在制造的这些后期阶段中存在问题。因此，一旦在制造过程中不再需要阴影壁，则可便捷地从衬底去除阴影壁是有利的。

阴影壁13的中空性质允许阴影壁在上面的材料沉积-寻址点(2)之后被去除。由单片材料组成的阴影壁13、即不包含内部腔体22的阴影壁13，很难从晶片10上被去除。可以制造非常高且薄的垂直壁20，因此阴影壁13的垂直壁具有大纵横比并且易碎。例如，阴影壁13的垂直壁20可以高达2μ以并且薄至20nm。这些大纵横比的垂直壁具有的优点是，当垂直壁已经实现其目的时，容易从衬底上去除该垂直壁。也就是说，当已经发生了材料4的沉积(阴影壁13被构建用于该沉积)时，阴影壁13的垂直壁20被去除。这防止了壁13引起进一步制造步骤的复杂化。

为了去除阴影壁13，将衬底放置在液体池中并进行超声处理。其他机械方法可以替代地用于去除阴影壁13。壁13的脆弱性允许该壁被去除。由于较窄的垂直壁20比较厚的垂直壁20形成更易碎的阴影壁13，因此具有较薄的垂直壁20是有利的，以便允许更容易地去除。然而，较薄的垂直壁20导致在材料4沉积期间较不稳定的阴影壁13，因此应在稳定性和易于去除之间达成折衷。

当壁13被去除时，该壁在晶片10上仅留下与阴影壁13的基底21相对应的薄覆盖区。由于阴影壁13的壁非常薄，所以该基层21不会妨碍该结构的进一步制造。

阴影壁13可以被加强，即，阴影壁的刚性可以增加而不增加沉积的壁材料的层厚度，即不增加垂直壁20的厚度。这可以通过将阴影壁13的垂直壁20设计成具有“波状图案”来实现。图5A中示出一个示例。如可以看到的，三角形阴影壁13的三个边沿不是连接三角形的三个角的笔直部段。相反，三个边沿是锯齿状的。它们可以包括折叠形成Z字形图案的短部段，例如图5A所示的那些。以此方式成形的垂直壁20在材料4的沉积期间更稳定，因此可以使用更薄的垂直壁20，从而得到更易碎的结构。例如，壁厚可以是20nm。当垂直壁20很长时，强化壁是有利的。

锯齿状的阴影壁13，例如图5A所示的，比直壁阴影壁13更刚硬。直壁阴影壁13是机械稳定的，因为直壁阴影壁更柔韧。也就是说，当振动被施加到晶片以便去除该结构时，例如在超声处理期间，直的垂直壁可能弯曲以试图补偿它们正在经受的振动。这使得从衬底10上去除阴影壁13更加困难。然而，锯齿状的阴影壁13更坚硬，从而更容易通过超声处理去除。锯齿状的阴影壁在振动的影响下不会以与直壁阴影壁13相同的方式弯曲。图5B示出直壁的中空阴影壁。如图5B的俯视图所示，通过向内弯曲垂直壁20，壁材料中的应变被释放。

在一些实施例中，不包含腔体的阴影壁、即完全填充有壁材料的阴影壁，可以被设计为具有锯齿状的边沿。可以通过在晶片10上沉积壁材料的层，并且然后进行蚀刻以从晶片10上去除不需要的壁材料，来创建这些阴影壁。

如上所述，使用锯齿状的阴影壁13允许垂直壁20更薄。这具有的另一个优点是，由阴影壁13创建的阴影比具有较厚垂直壁20的阴影更好地限定。以图5A所示的阴影壁13为例，锯齿状阴影壁13的尖端25的宽度可以约为70nm。相比之下，例如图5B中的、类似图5A尺寸的直壁阴影壁13的宽度可以是大约150nm。由于在壁较薄的阴影壁13中尖端宽度小得多，因此能够创建更明确限定的阴影区。当使用较薄的垂直壁20形成阴影壁13时，阴影壁13的其他特征能够小得多。

通过使用特征工程可以实现甚至更清晰的特征。例如，引入附加的节段以改善阴影壁13的清晰度。

图6A示出通过图1的方法制造的阴影壁13的设计形状30a和实际形状32a。设计形状30a是在材料沉积期间希望引导沉积材料经过的形状，使得在器件11上形成所期望的沉积图案。即，设计形状30a是阴影壁13的理想形状和腔体15的形状，在该腔体中制造阴影壁13。实际形状32a是所制造的阴影壁13的形状。

图6B示出已经被修改以具有更清晰特征的阴影壁13的设计形状30b和实际形状32b。这是通过边沿工程实现的。在该示例中，引入了附加节段34。附加节段34产生实际形状32b的细长尖端。该细长尖端的宽度可以是大约40nm。因此，附加节段34创建比没有该附加节段时所能实现的更清晰的特征。使用更薄或更清晰的特征允许在器件11上创建更小的阴影，因此允许保护更小的区域不受材料4沉积的影响。

图6C示出由具有实际形状32b的阴影壁13的薄细长尖端形成的窄阴影区。尖端轴线36沿着细长尖端的伸长轴线延伸。材料4在由箭头指示的方向上沉积，即基本上平行于细长尖端区域的尖端轴线36，并且在从阴影壁的最宽部分到窄尖端区域的方向上沉积。阴影壁的窄尖端在器件11上形成阴影区24，从而阻挡材料4通过禁区25行进到器件11。材料4在器件11上沉积在阴影区24外的区域中。细长尖端使阴影壁的尖端变窄，因此与在类似尺寸和形状的阴影壁上不使用细长尖端的情况相比，在器件11上形成了更小的阴影区24。

这允许在部分地覆盖有(例如)半导体的纳米线的两个邻近区域之间形成纳米线的窄结区域。

为了形成阴影壁13的实际形状32a、32b，如上所述，形成其中创建有阴影壁13的腔体15的边界的侧表面朝向彼此向内渐缩，从而形成三角形形状。在图6A的示例中，两个侧表面在设计形状30A所限定的点处相交。在图6B的示例中，两个侧表面向内渐缩到其中将形成有细长尖端的区域，如由设计形状30b限定的。

在材料4的沉积已经发生之后，可以接着进行后制造阶段。示例性的后制造阶段是沉积材料4的蚀刻。沉积材料4可以从有源区的外部去除，例如，形成晶片10的表面。例如，反应性铁蚀刻可以用于去除铝膜。

通过进一步的示例，现在将描述示例使用情况，其中智能壁与纳米线的选择性区域生长结合使用。然而，如上所述，本公开在这方面不受限制，并且形成要被图案化的纳米结构的纳米线可以替代地在外部制备并且被转移到用于图案化的衬底。

外延半导体-超导体材料是用于可栅控(gatable)的低耗散超导电子器件和超导量子计算的有前途的平台。在拓扑量子计算的背景下，具有强自旋-轨道耦合的超导纳米线可以支持拓扑激发，该拓扑激发可以充当容错量子信息处理的基础。

用于合成半导体-超导体材料用于可栅控超导纳米线电子器件的当前方法基于二维平面材料(参见例如Shabani等人，PRB 93，155402(2016))或者自底向上生长纳米线材料(参见例如Krogstrup等人，Nature Mater.14,400-406(2015))。由于不同原因，两种方法都面临可扩展性的挑战。关于后一种方法，这已经能够实现非常高质量的SE/SU界面。然而，利用该方法，用于形成网络的一部分的SE/SU纳米线必须单独生长，并且一旦生长，必须单独放置在绝缘材料上以形成实际网络。由此，将该方法扩展到更大网络提出了非常重大的挑战。

所公开的技术的示例实施方式通过将SAG半导体与超导阶段进行结合而提供了对可扩展性问题的解决方案。

参照图7，现在将描述示例三阶段制造方法。该制造方法可以用于创建SE/SU纳米线的网络，其转而可以例如形成(例如，用于量子计算机的)量子电路的基础或者其他混合半导体-超导体平台。特别地，该方法特别适用于制造能够承载稳定MZM的SE/SU纳米线网络，而没有或者没有显著减小软间隙退相干，其可以形成无故障拓扑量子计算的基础。

然而，需要注意的是，虽然材料平台与量子计算相关，但是其提供的可栅控超导电子器件很可能具有量子计算之外或者与量子计算不直接相关的其他应用，特别是在需要低能量耗散的背景下。

如将变得明显的，因为SE/SU纳米线网络是使用SAG创建的，所以整个纳米线网络可以作为整体制造在绝缘晶片上。可以将衬底和纳米线直接结合到最终产品中，而不需要将纳米线转移到不同的表面。因此，该方法比现有方法明显更适于销售。

1)掩蔽阶段

在第一阶段P1(掩蔽阶段)，在绝缘衬底10的顶部形成非晶材料12的图案化层(非晶介电掩模)。在图7的左手侧示出具有介电掩模12的衬底10的侧视图和俯视图。衬底10可以由任何合适的衬底材料形成，例如InP(磷化铟)，并且在所述示例中是绝缘衬底。在所述示例中，介电材料12是氧化硅，但该介电材料可以是促进所述制造方法的第二阶段P2中的SAG的任何非晶介电材料(见下文)。

掩模层被图案化，因为掩模层12被构造成使得-在期望区域106中-暴露(即，未被氧化物12覆盖)衬底的窄条。在这种情景下的图案是指所期望区域106的结构，该结构最终将成为纳米线网络的结构，因为正是在这个暴露区域106中生长SE纳米线。因此，纳米线的尺寸和结构与暴露区域106的尺寸和结构适配。尽管图7中仅示出一个暴露区域106，但是纳米线可以同时生长在多个区域中，并且与期望区域106有关的所有描述同样适用于多个这样的区域。因此，整个纳米线网络的结构可以由(一个或多个)暴露区域的结构限定。在该示例中，条以及因此得到的纳米线具有数十或数百纳米数量级的宽度。

可以形成掩模层12，以便以任何合适的方式暴露期望区域106。例如，均匀的连续氧化物层可以沉积在衬底10上，并且然后可以通过从期望区域106选择性地蚀刻掉氧化物12来形成暴露区域106(在这种情况下，蚀刻限定了最终的纳米线网络结构)。作为另一个示例，可以利用用于防止氧化物12沉积在期望区域106中的掩模将氧化物层12选择性地沉积在晶片10上(在这种情况下，掩模限定了最终的纳米线网络结构)。

SAG纳米线被衬底上沿高对称性的面内晶体取向限定，这也给出纳米线的明确限定的切面。这使得SU/SE界面平坦，可能原子级平坦，并且被良好地限定。

2)SAG阶段

在第二阶段P2、即SAG阶段中，在晶片10的暴露部分的顶部上的期望区域106内选择性生长半导体材料11。在图7的右上部例示一个示例，其中示出晶片10的侧视图。由于氧化物层12的图案化，选择性生长的半导体11形成面内纳米线(即，处于晶片10的平面中的纳米线)。

SAG是晶体生长方法。SAG是指在衬底的暴露区域中的半导体的局部生长，选择生长条件以防止在介电掩模本身上进行这种生长。这可以基于例如化学束外延(CBE)、分子束外延(MBE)或金属有机化学气相沉积(MOCVD)。在半导体的情景中，SAG是指特定种类的外延半导体生长(并且也称为选择性区域外延)，其中图案化的介电掩模用于限定待生长的半导体材料的预期结构(一种形式的光刻)。调节SAG过程，使得半导体生长仅发生在衬底的未被介电掩模覆盖的区上，而不发生在介电掩模本身上。这与其他沉积/生长过程、例如自底向上生长(其中不使用掩模)和均匀沉积(外延或其他方式)完全不同，在均匀沉积中，材料均匀地跨表面沉积，而与其材料组成无关(如在阶段P3中，参见下文)。SAG需要仔细调节以实现期望的选择性半导体生长。

任何合适的SAG过程可以用于第二阶段P2中，以在暴露区域106中创建所期望的SE纳米线。

SAG本身是已知的，因此在此不作进一步详细讨论。对针对SAG的进一步描述，参见例如G.J Davies，SPIE会议论文2140，外延生长过程，58(1994年5月11日)；doi:10.1 1 17/12.175795；M Fahed，博士论文：使用分子束外延的平面内III-V纳米结构的选择性区域生长，2016。http://www.theses.fr/2016LIL 101 54；Fukui等人，应用物理学快报58,2018(1991)；doi：http://dx.doi.org/10.1063/1.105026；P.Aseev等人，Nano Letters 201919(1)，218-227,doi:10.1021/acs.nanolett.8b03733。

一言以蔽之，SAG阶段P2是使得在该阶段结束时，半导体材料11填充期望区域106(即，晶片10没有被氧化物掩模12覆盖的区域106)，但是在晶片10的平面(下文称xy平面)中没有延伸到超过限定氧化物层12的期望区域106的边界的任何大的程度。然而，如可以看到的，半导体材料在正交于(垂直于)晶片10的平面的方向(下文称z方向)上向外延伸，以便突出到氧化物掩模12外。也就是说，在z方向上，半导体材料11从晶片10延伸的距离大于氧化物层12延伸的距离。以这种方式，半导体材料11形成基本上处于衬底12的平面中的纳米线(面内纳米线)。

半导体材料11可以是任何合适的半导体材料，例如砷化铟(InAs)。SAG半导体11例如可以是受限的2DEG(二维电子气)半导体或单一材料半导体。

3)超导体生长阶段

在第三阶段P3(超导体生长阶段)中，使用粒子束110生长超导材料层4。在此，超导材料是指至少在某些条件下显示超导属性的材料。这种材料的一个示例是铝(Al)。在以下示例中，超导体在阶段P3中外延生长，并且超导体生长阶段P3在该情景中可以被称为外延生长阶段。然而，该技术不限于此，并且通过在阶段P3中非外延超导体生长可以获得预期结果。

例如，超导材料4可以使用分子束外延(MBE)或电子枪外延在阶段P3中生长。

超导体层4的至少一部分沉积在SE纳米线11的顶部上，使得超导体层4的该部分(在图7中标记为8)与SE纳米线11直接接触。也就是说，SE纳米线11至少部分地被超导材料覆盖。

这也是外延的一种形式，但它不是SAG。尤其，在外延生长阶段P3中，在氧化物层12上以及在SE纳米线11上发生外延生长。

该束可以基本上在z方向上成角度，使得氧化物层12和SE材料11的基本上所有暴露表面都被SU层4覆盖。然而，在该示例中，粒子束110以相对于z方向的非零入射角度(沉积角度)入射在晶片10上。由于这种非零沉积角度和SE纳米线11的突出结构，SE纳米线11仅部分地被超导体层4涂覆；也就是说，SE纳米线的一部分(标记为118)没有被超导体材料涂覆。氧化物层12的主体也被超导体层4涂覆，然而由于入射束110的角度和SE纳米线11的突出结构，直接与突出SE纳米线11相邻的氧化物层12的小区(阴影区)被暴露，即没有被SU材料涂覆。一个这样的阴影区在图7中标记为120。阴影区120将SE材料11与“侧栅”区122中的SU层4的一部分分开。在侧栅区122中的SU层4的该部分可以用于形成控制SE纳米线11的栅极，或者(更可能地)SU材料可以从该区域被蚀刻掉，并且用更合适的栅极材料代替，如在下面的示例中。无论哪种方式，遮掩间隙120确保栅极如预期地操作。在SU外延阶段P3中使用这种“原位”图案化形成间隙120(如上所述)确保了不需要将材料蚀刻得太靠近精细的纳米线11。

这是基本过程的示例，其中超导体被沉积为均匀层，但是其中来自选择性区域生长材料的“阴影”用于形成半导体和超导体之间的间隙。在这种特定情况下，不接触半导体的超导体可以用作侧栅，或者被刻蚀掉并且利用更适合的栅极材料代替，同时与半导体直接接触的超导体用于诱导超导性。

图7的右下方示出第三阶段P3结束时晶片10的侧视图和俯视图。注意，在俯视图中，部分涂覆SE纳米线11的超导体层4的部段8没有与SE纳米线11的未被涂覆的部分118进行区分；相反，由纳米线11和(部分)覆盖那些纳米线(即，与其直接接触)的超导体材料8的部分形成的组合纳米线结构被描述为标记为SE//SU的单个元件。这种组合的结构在后面的图中被类似地表示和标记，并且这里提到“SE/SU纳米线”或“SE//SU纳米线”是指SE纳米线11和(部分)覆盖SE纳米线11的SU材料8，除非另有说明。

为了进一步帮助例示，图8示出在第三阶段P3期间第一和第二纳米线11A、11B的示意透视图，该第一和第二纳米线部分地被超导体层4的相应部分8A、8B涂覆。示出上述类型的遮掩间隙120，该遮掩间隙紧邻第一纳米线11A并且以上述方式将第一纳米线11A与侧栅区122中的半导体层4的一部分分开。

SAG阶段P2和超导体生长阶段P3可以在真空室中进行，优选在各阶段之间不移动晶片10。这些阶段可以在高真空或超高真空条件下进行，并且这些真空条件可以在阶段之间保持。除其他外，这确保了清洁的SE/SU界面，没有不希望的杂质。

如将理解的，P2阶段的SAG半导体生长和P3阶段的超导体生长都需要仔细校准的条件，以进入针对这两个阶段的相应“生长窗口”内，并且从而分别实现期望的半导体生长和超导体生长。取决于材料类型，生长条件、温度和通量需要仔细选择。例如，对于MBE(其可以用于半导体SAG阶段P2和超导体生长阶段P3)，通常需要将衬底加热至约500℃或更高的温度以清洁表面的原生氧化物。然而，在SE SAG生长阶段P2和SU生长阶段P3中，发生期望生长的各自温度窗口分别取决于SE材料11和SU材料4的组成。超导体在不破坏真空的情况下原位生长/沉积。以这种方式，SAG的表面在空气中不被氧化，并且保持清洁直到放上SU，这确保了清洁的SE-SU界面。

示例使用实例

使用SAG作为可栅控超导体网络的基础理想地包括绝缘晶片，并且选择性区域生长材料可以具有感应超导性。

生长有SE//SU纳米线网络的氧化物层12和晶片10可以与SE/SU纳米线网络一起结合到最终产品、例如量子电路或量子计算机中，而无需将纳米线从初始在其上制造纳米线的衬底转移。

所公开的技术的实施例包括拓扑保护的量子计算电路，该量子计算电路包括使用这样的混合半导体和超导体区域形成的纳米线的网络。

例如，在图9中，示出包括生长在绝缘GaAs衬底上的InAs纳米线的线图案。具体地，图9示出基于一维纳米线网络的复杂网络的制造。该网络是在GaAs衬底上形成的SAG InAs纳米线网络。

图10示出T形SE//SU纳米线结构的示意俯视图，该纳米线结构已经使用上述方法制造以形成量子电路400。量子电路402的触点402已经被添加到SE//SU纳米线上，以允许与该SE//SU纳米线电连接。示出选栅控区4，其中大部分的SU材料4已经被蚀刻掉，例如被不同的栅控材料(未示出)替代，以便形成用于操纵SE//SU纳米线的侧栅，并且-在拓扑量子计算的情景中，例如-用于操纵由SE//SU纳米线承载的马约拉纳零模式，以便执行量子计算。

根据本发明的第一方面，提供了一种选择性地图案化器件结构的方法，该方法包括：在衬底上形成中空阴影壁，所述中空阴影壁由处于所述衬底的表面上的基底和连接到所述基底的一个或多个侧壁形成，所述一个或多个侧壁远离所述衬底的所述表面延伸并围绕所述基底延伸，以限定所述中空阴影壁的内部腔体；通过使用沉积束在器件结构上使沉积材料层选择性沉积，将由衬底支撑、与阴影壁相邻的器件结构选择性地图案化，所述沉积束具有相对于衬底表面的法线的非零入射角度和在衬底表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件结构的表面部分上沉积；并且一旦器件结构被选择性地图案化，就去除中空阴影壁的一个或多个侧壁。

该中空阴影壁可以通过在衬底表面的区域中沉积至少一种壁材料来形成，该区域由衬底的表面上的部分抗蚀剂层暴露，该部分抗蚀剂层具有顶表面和从该顶表面延伸至该衬底表面的至少一个内侧表面，以便创建该暴露区域的边界，其中部分抗蚀剂层在已经形成中空阴影壁之后被去除。

中空阴影壁可以由壁材料的至少一个沉积层形成，该沉积层覆盖部分抗蚀剂层的顶表面、部分抗蚀剂层的内侧表面和衬底的表面的暴露区域，中空阴影壁的一个或多个侧壁包括在部分抗蚀剂层被去除之前覆盖部分抗蚀剂层的内侧表面的壁材料，并且中空阴影壁的基底包括覆盖衬底的表面的暴露区域的壁材料，其中，覆盖部分抗蚀剂层的顶表面的壁材料可以随部分抗蚀剂层被去除，从而留下由衬底支撑的中空阴影壁。

部分抗蚀剂层的内侧表面可以具有至少一个锯齿状区，使得一个或多个侧壁的对应区呈现对应的锯齿，锯齿增加了一个或多个侧壁的刚性。

一个或多个侧壁可以在衬底的表面基本上所处的平面中围绕整个基底。

一个或多个侧壁可以通过机械过程去除。

在衬底上形成掩模层，掩模层使衬底的至少一个器件区暴露，在该器件区中生长器件结构，部分抗蚀剂层沉积在掩模层上，用于形成中空阴影壁的衬底的表面的暴露区域与暴露的器件区相邻，通过器件材料的选择性区域生长，由暴露区域中的器件材料生长该器件。

根据本发明的第二方面，提供了一种选择性地图案化器件部件的方法，该方法包括：在衬底表面上形成抗蚀剂的部分层，所述部分层使衬底表面的至少一个区域暴露，所述部分抗蚀剂层具有基本上平行于衬底表面的顶表面和从顶表面延伸到衬底的表面的内侧表面，以便在侧表面与衬底表面相交处创建所述暴露区域的边界；在暴露区域中由沉积在抗蚀剂层的内侧表面上的壁材料形成阴影壁，壁材料延伸到衬底表面的暴露区域，以用于在去除围绕阴影壁的抗蚀剂层时支撑阴影壁；从衬底去除部分抗蚀剂层，从而留下由衬底支撑的阴影壁；以及使用沉积束在由衬底支撑、与阴影壁相邻的器件部件上使沉积材料层选择性沉积，所述沉积束具有相对于所述衬底表面的法线非零入射角度和在衬底表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件部件的表面部分上沉积。

壁材料可以仅部分地填充由内侧表面限定的腔体，使得阴影壁具有内部腔体。

壁材料可以在暴露区域上形成层。

内侧表面的至少一部分可以是锯齿状的，以便增加阴影壁的刚性。

在沉积材料的选择性沉积之后，可以去除阴影壁的一个或多个侧壁，在去除一个或多个侧壁之前，一个或多个侧壁延伸远离衬底的表面以限定内部腔体。

可以机械地去除一个或多个阴影壁。

暴露区域的边界可以具有两个边沿，这两个边沿在基本上平行于衬底的表面的平面中朝向彼此向内渐缩。

边沿可以向内渐缩至暴露区域的细长尖端区域。

细长尖端区域可以沿着尖端轴线延伸，并且在沉积材料的选择性沉积期间限定阴影区，阴影区具有取决于细长尖端区域的垂直于尖端轴线的宽度。

沉积材料可以是超导体和/或由半导体材料形成的器件部件。

根据本发明的第三方面，提供了一种选择性地图案化器件结构的方法，该方法包括：在衬底的表面上形成阴影壁，所述阴影壁包括远离所述衬底的表面延伸的一个或多个侧壁，所述一个或多个侧壁具有增加所述一个或多个侧壁的刚性的至少一个锯齿状区；使用沉积束在由衬底支撑、与阴影壁相邻的器件结构上使沉积材料层选择性沉积，所述沉积束具有相对于所述衬底的表面的法线非零入射角度和在所述衬底的表面的平面中的取向，使得阴影壁防止在由阴影壁限定的阴影区内的器件结构的表面部分上沉积，从而选择性地图案化该器件结构。

所述阴影壁可以是包括在所述衬底的表面上的基底的中空阴影壁，所述一个或多个侧壁连接到所述基底。

一个或多个侧壁可以围绕基底延伸以限定阴影壁的内部腔体。

所公开的方法、装置和系统不应被解释为以任何方式进行限制。来自任何示例的技术可以与在其他示例中的任何一个或多个示例中描述的技术组合。鉴于可以应用所公开的技术的原理的许多可能的实施例，应当认识到，所例示的实施例是所公开的技术的示例，并且不应当被视为对所公开的技术的范围的限制。尽管已经以特定于结构特征和/或方法动作的语言描述了主题，但是应当理解，所附权利要求中限定的主题不必限于上述特定特征或动作。相反，上述具体特征和动作是作为实现权利要求的示例形式来公开的。