芯片的失效分析方法、芯片设计方法、装置、设备及介质

技术领域

本申请实施例涉及芯片技术领域，具体涉及一种芯片的失效分析方法、芯片设计方法、装置、设备及介质。

背景技术

SOC(System On Chip，系统级芯片)等芯片通常会存在短路、断路、功能失效等失效异常，因此需要对芯片进行失效分析(Failure Analysis，FA)。然而，目前失效分析是针对芯片局部的失效异常，这导致失效分析在芯片的覆盖面比较低。因此，如何提供芯片的失效分析方案，以提升失效分析在芯片的覆盖面，成为了本领域技术人员亟需解决的技术问题。

发明内容

有鉴于此，本申请实施例提供一种芯片失效分析方法、芯片设计方法、装置、设备及介质，以提升失效分析在芯片的覆盖面；进一步的，本申请实施例可以基于失效分析，在芯片设计阶段进行芯片检查，从而在芯片设计阶段提前通过设计修改，来规避失效异常。

为实现上述目的，本申请实施例提供如下技术方案。

第一方面，本申请实施例提供一种芯片的失效分析方法，包括：

获取芯片的局部失效分析结果，所述局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因；

根据所述局部失效位置，确定芯片的疑似失效位置，所述疑似失效位置为怀疑因为工艺原因而存在失效异常的芯片位置；

在所述疑似失效位置，模拟工艺原因；

检查所述疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告；

根据检查报告，生成芯片的失效分析结果。

第二方面，本申请实施例提供一种芯片设计方法，包括：

获取芯片的阶段性设计结果；

调用芯片检查工具，所述芯片检查工具记录有芯片的失效分析结果，所述失效分析结果指示有芯片存在失效异常风险的芯片位置以及对应的工艺原因；其中，所述失效分析结果根据上述第一方面所述的芯片的失效分析方法获得；

利用芯片检查工具，检查阶段性设计结果是否在所述芯片位置发生失效异常；

若是，根据所述芯片位置对应的工艺原因，修改阶段性设计结果，直至修改后的阶段性设计结果在所述芯片位置不发生失效异常。

第三方面，本申请实施例提供一种芯片的失效分析装置，包括：

局部结果获取模块，用于获取芯片的局部失效分析结果，所述局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因；

疑似位置确定模块，用于根据所述局部失效位置，确定芯片的疑似失效位置，所述疑似失效位置为怀疑因为工艺原因而存在失效异常的芯片位置；

模拟模块，用于在所述疑似失效位置，模拟工艺原因；

检查模块，用于检查所述疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告；

结果生成模块，用于根据检查报告，生成芯片的失效分析结果。

第四方面，本申请实施例提供一种芯片设计装置，包括：

阶段性结果获取模块，用于获取芯片的阶段性设计结果；

调用模块，用于调用芯片检查工具，所述芯片检查工具记录有芯片的失效分析结果，所述失效分析结果指示有芯片存在失效异常风险的芯片位置以及对应的工艺原因；其中，所述失效分析结果根据上述第一方面所述的芯片的失效分析方法获得；

设计检查模块，用于利用芯片检查工具，检查阶段性设计结果是否在所述芯片位置发生失效异常；

设计修改模块，用于若所述设计检查模块的判断结果为是，根据所述芯片位置对应的工艺原因，修改阶段性设计结果，直至修改后的阶段性设计结果在所述芯片位置不发生失效异常。

第五方面，本申请实施例提供一种计算机设备，包括至少一个存储器和至少一个处理器，所述存储器存储一条或多条计算机可执行指令，所述处理器调用所述一条或多条计算机可执行指令，以执行如上述第一方面所述的芯片的失效分析方法，或者，如上述第二方面所述的芯片设计方法。

第六方面，本申请实施例提供一种存储介质，所述存储介质存储一条或多条计算机可执行指令，所述一条或多条计算机可执行指令被执行时，实现如上述第一方面所述的芯片的失效分析方法，或者，如上述第二方面所述的芯片设计方法。

本申请实施例提供的芯片的失效分析方法，可以获取芯片的局部失效分析结果，局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因；从而，根据局部失效位置，确定芯片的疑似失效位置，疑似失效位置为怀疑因为工艺原因而存在失效异常的芯片位置；也就是说，本申请实施例可以依据芯片的局部失效分析结果，在芯片中确定更为广泛的可能因为工艺原因而存在失效异常的疑似失效位置，疑似失效位置作为芯片中可能发生失效异常的怀疑对象。为排查疑似失效位置是否会因为工艺原因而存在失效异常，本申请实施例可以在疑似失效位置模拟工艺原因，并检查疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告；如果疑似失效位置模拟工艺原因之后发生失效异常，则说明疑似失效位置存在由于工艺原因导致失效异常的风险；进而本申请实施例可以根据检查报告，生成芯片的失效分析结果，使得芯片的失效分析结果能够涵盖存在失效异常风险的疑似失效位置以及疑似失效位置的工艺原因。

可见，本申请实施例通过对芯片实际发生失效异常的局部失效位置和工艺原因、以及对芯片存在失效异常风险的疑似失效位置和工艺原因进行全面、详细的排查，能够提升失效分析在芯片的覆盖面，为芯片在生产制造和设计环节的改进提供较为全面的方向和证据，为提升芯片的良品率、降低芯片发生失效异常的概率提供基础。进一步的，本申请实施例可以基于失效分析，在芯片设计阶段进行芯片检查，从而在芯片设计阶段提前通过设计修改，来规避失效异常。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例提供的芯片的失效分析方法的流程图。

图2A为金属层之间发生短路的示例图。

图2B为金属图形之间发生短路的示例图。

图3A为利用LVS工具进行芯片版图检查的示例图。

图3B为利用DRC工具进行芯片版图检查的示例图。

图4A为利用LVS工具对精简的芯片版图进行检查的示例图。

图4B为利用DRC工具对精简的芯片版图进行检查的示例图。

图5为仿真结果的对比示例图。

图6为eFA版图检查的结果、仿真结果和测试结果相互匹配的示例图。

图7A为芯片管脚短路的电流和电压示例图。

图7B为芯片管脚切除短路区域后的电流和电压示例图。

图8为本申请实施例提供的芯片的失效分析的阶段示例图。

图9为本申请实施例提供的芯片设计方法的流程图。

图10为本申请实施例提供的芯片的失效分析装置的框图。

图11为本申请实施例提供的芯片设计装置的框图。

图12为本申请实施例提供的计算设备的框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在芯片制造中，晶圆经过减薄、切割可以形成众多的晶粒，晶粒可以封装为芯片；在得到芯片后，芯片需要经过测试来区分良品和不良品；良品在满足一定的可靠性标准后可以上市，而不良品则进行报废处理。为保证芯片的质量和可靠性，需要持续的提升良品率，因此需要对测试的不良品或者发生失效异常的芯片进行失效分析，找到芯片发生失效异常的位置和原因，从而为芯片的生产制造和设计的改进提供方向和证据。可见，对芯片进行失效分析具有重要意义。

需要说明的是，失效分析是指利用各种电学、物理、化学等设备和方法，对发生失效异常的失效样品进行电学分析、失效定位、物理解剖和分析等，找到失效异常的位置和原因，从而为生产和设计的改进提供方向和证据。

在芯片领域，芯片发生失效异常的原因可能是芯片实际工艺工程中存在的工艺问题(例如，由于芯片工艺问题的原因引起芯片的失效异常)，因此对芯片进行失效分析可以是：定位芯片发生失效异常的失效位置(例如，定位发生短路、断路、功能失效等失效异常的芯片位置)，以及分析失效位置发生失效异常所对应的工艺原因(芯片工艺问题的原因简称为工艺原因)；进而，对失效位置和对应的工艺原因进行验证(例如，验证是否是由于所分析的工艺原因，引起失效位置发生失效异常)，进而在验证通过的情况下，基于失效分析结果(例如失效位置和对应工艺原因)为芯片生产和设计的改进提供方向和证据。

芯片实际可能存在复杂的失效异常(例如，对于面积较大的芯片，芯片中可能存在大量且多类的失效异常)，因此理想情况下，针对每一类失效异常，需要对芯片进行较为详细、全面的失效分析。例如，针对每一类失效异常，确定芯片中可能发生失效异常的失效位置，以及失效位置发生失效异常的工艺原因，使得失效分析能够较为全面的覆盖芯片面积；进而通过每一类失效异常较为详细、全面的失效分析结果，为芯片的生产制造和设计的改进提供方向和证据，减少芯片发生失效异常的风险。

然而，目前缺少对芯片进行较为详细、全面的失效分析的技术，目前的失效分析方式主要是针对芯片局部的失效异常进行失效分析(例如，针对芯片局部发生的失效异常进行失效分析，定义芯片局部发生失效异常的位置和原因)，这导致失效分析在芯片的覆盖面比较低，无法对芯片进行较为全面的失效分析。

基于此，本申请实施例提供芯片新型的失效分析方案，以芯片局部的失效分析结果为基础，结合程序或脚本的相关分析，从芯片局部的失效分析延展到芯片较为全面的失效分析，从而对芯片进行较为详细、全面的失效分析，提升失效分析在芯片的覆盖面。

作为可选实现，图1示例性的示出了本申请实施例提供的芯片的失效分析方法的可选流程图，该方法流程可以由计算机设备执行实现，该计算机设备可以是运行失效分析程序的计算机设备，对于计算机设备是终端设备还是服务器设备的形式，本申请实施例并不设限。参照图1，该方法流程可以包括如下步骤。

在步骤S110中，获取芯片的局部失效分析结果，所述局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因。

针对不良品或者发生失效异常的芯片，本申请实施例可以对芯片进行初步失效分析，初步失效分析是针对芯片局部的失效异常进行失效分析，因此本申请实施例可以获取到芯片的局部失效分析结果。芯片的局部失效分析结果可以包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因。例如，在芯片存在失效异常时，本申请实施例可以进行初步失效分析，从而确定出芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常的工艺原因。

在可选实现中，在对芯片进行初步失效分析时，本申请实施例可以从多个维度展开。例如，利用实验器材定位芯片发生失效异常的局部失效位置，进而分析芯片的良率品数据、对失效异常进行建模分析、以及对芯片制造涉及的装制器材进行分析，分析得到芯片的局部失效位置发生失效异常对应的工艺原因。

需要说明的是，在可能的实现中，芯片可能存在至少一类失效异常(一类失效异常或者多类失效异常)，本申请实施例可以针对各类失效异常，对芯片进行初步失效分析，从而确定出芯片发生各类失效异常的局部失效位置，以及局部失效位置对应的工艺原因。例如，芯片的局部失效分析结果可以指示芯片的至少一类失效异常，以及各类失效异常在芯片的局部失效位置和对应的工艺原因。

初步失效分析旨在定位出芯片局部发生失效异常的失效位置(即局部失效位置)，以及局部失效位置发生失效异常的工艺问题原因(即工艺原因)，得到芯片的局部失效分析结果，从而为芯片后续详细、全面的失效分析提供基础；因此本申请实施例对于初步失效分析的具体实现手段并不设限，任意的能够针对芯片的失效异常，定位局部失效位置和工艺原因的方式均可适用。

在可选实现中，芯片发生失效异常的局部失效位置可以包括：芯片发生失效异常的局部物理层位置；局部失效位置的工艺原因可以是芯片的局部物理层位置发生失效异常的工艺原因。也就是说，芯片的局部失效分析结果可以从芯片的物理层的角度，指示发生失效异常的局部失效位置；并且，从物理层的工艺缺陷的角度指示局部失效位置的工艺原因。

在可选实现示例中，物理层位置可能是物理层之间的位置，也可能是物理层内部的位置。例如，芯片的物理层可以是芯片的金属层；相应的，物理层位置可能是金属层之间的位置，也可能金属层内部的位置(比如金属层内部的金属图形之间的位置，或者，金属层内部的某一金属图形位置)。基于此，在可选实现中，芯片发生失效异常可能是在金属层之间发生失效异常，也可能是在金属层的金属图形之间发生失效异常，或者在金属层的金属图形内部发生失效异常等；相应的，芯片发生失效异常的局部物理层位置可能包括如下任一项：局部金属层之间的位置、局部金属图形之间的位置、局部金属图形的位置等。

需要说明的是，芯片的金属层之间的位置涉及到芯片的多个金属层，因此金属层之间的位置发生的失效异常属于芯片的垂直空间发生的失效异常，即失效异常对应的芯片空间为垂直空间；芯片的金属图形之间或者金属图形内部涉及的是金属层的内部情况，因此金属图形之间或者金属图形内部的失效异常属于芯片的水平空间发生的失效异常，即失效异常对应的芯片空间为水平空间。

为便于理解，以芯片发生短路的失效异常为例，通过初步失效分析，本申请实施例可以获得芯片发生短路的局部物理层位置，并且获得局部物理层位置发生短路的工艺原因。

例如，在芯片的垂直空间，由于工艺问题导致金属层之间发生短路，则通过初步失效分析，本申请实施例可以获得发生短路的局部金属层之间的位置，以及局部金属层之间的位置发生短路的工艺原因。

在一个示例中，假设在芯片的垂直空间，由于金属层之间的隔离层厚度不足的工艺缺陷，导致金属层之间发生短路，则通过初步失效分析，可以获得发生短路的局部金属层之间的位置，以及局部金属层之间的位置发生短路的工艺原因是：局部金属层之间的隔离层厚度不足。示例的，图2A示例性的示出了金属层之间发生短路的示例图，如图2A所示，在芯片的垂直空间，金属层210与金属层220之间发生短路，则通过初步失效分析，可以在芯片的垂直空间定位出发生短路的局部金属层之间的位置：金属层210与金属层220之间的位置；同时，获得局部金属层之间的位置发生短路的工艺原因：金属层210与金属层220之间的隔离层厚度不足。

又例如，在芯片的水平空间，由于工艺问题导致金属图形之间发生短路，则通过初步失效分析，本申请实施例可以获得发生短路的局部金属图形之间的位置，以及局部金属图形之间的位置发生短路的工艺原因。

在一个示例中，假设在芯片的水平空间，由于金属图形之间的间距较小的工艺缺陷，导致金属图形之间发生短路，则通过初步失效分析，可以获得发生短路的局部金属图形之间的位置，以及局部金属图形之间的位置发生短路的工艺原因是：局部金属图形之间的间距较小。示例的，图2B示例性的示出了金属图形之间发生短路的示例图，如图2B所示，在芯片的水平空间，金属图形201与金属图形202之间发生短路，则通过初步失效分析，可以在芯片的水平空间定位出发生短路的局部金属图形之间的位置：金属图形201与金属图形202之间的位置；同时，获得局部金属图形之间的位置发生短路的工艺原因：金属图形201与金属图形202之间的间距较小。

以芯片发生断路(即开路)的失效异常为例，通过初步失效分析，本申请实施例可以获得芯片发生断路的局部物理层位置，并且获得局部物理层位置发生断路的工艺原因。例如，在芯片的水平空间，由于金属图形的间距较小等工艺原因，导致金属图形内部发生断路；相应的，通过初步失效分析，本申请实施例可以在芯片的水平空间定位出发生断路的局部金属图形的位置，同时，获得局部金属图形的位置发生短路的工艺原因是，金属图形在水平空间的间距较小。

在步骤S120中，根据局部失效位置，确定芯片的疑似失效位置。

区别于人工根据经验在芯片版图中查找可能存在失效异常的疑似位置，本申请实施例可以在获得芯片的局部失效分析结果后，根据局部失效位置，确定芯片中可能发生失效异常的疑似失效位置，以实现自动化的在芯片版图中查找疑似可能发生失效异常的芯片位置。需要解释的是，局部失效位置是通过初步失效分析所定位出的芯片实际发生失效异常的位置，而疑似失效位置可以视为是本申请实施例怀疑的可能因为工艺原因而存在失效异常的芯片位置(即疑似失效位置是可能发生失效异常的怀疑对象)；比如，疑似失效位置可能因为工艺原因而存在失效异常，也可能因为工艺原因不存在失效异常，需要在后续进行排查。

在可选实现中，本申请实施例可以根据局部失效位置的位置属性，在芯片中寻找与局部失效位置的位置属性相对应的位置，作为芯片的疑似失效位置。

可选的，局部失效位置可以是芯片发生失效异常的局部物理层位置，例如以下任一项：局部金属层之间的位置、局部金属图形之间的位置、局部金属图形的位置等。相应的，疑似失效位置可以是芯片中疑似可能发生失效异常的疑似物理层位置，例如以下任一项：疑似金属层之间的位置、疑似金属图形之间的位置、疑似金属图形的位置等。

在可选实现中，为便于寻找疑似失效位置，本申请实施例可以将局部失效位置的位置属性设置为：局部物理层位置对应的芯片空间，以及局部物理层的物理层类型。从而，在可选实现中，本申请实施例可以基于局部物理层位置对应的芯片空间，在芯片中寻找与局部物理层的物理层类型相应的位置，从而得到芯片中疑似可能发生失效异常的疑似物理层位置。可选的，物理层类型相应可以例如物理层类型相同或者物理层类型相近似(物理层类型相近似的标准可以根据实际情况设定)。

在一个实现示例中，以局部金属层之间的隔离层厚度不足，导致局部金属层之间发生短路为例(例如图2A示例所示)，则局部失效位置可以是发生短路的局部金属层之间的位置，并且位置属性可以指示芯片的垂直空间，以及局部金属层的类型；从而本申请实施例可以根据局部金属层之间的位置的位置属性，在芯片的垂直空间，寻找与局部金属层的类型相应的疑似金属层(例如，寻找与局部金属层的类型相同或者相近似的疑似金属层)，将寻找到的疑似金属层之间的位置，作为疑似物理层位置。示例的，在局部失效分析结果指示存在两个局部金属层之间发生短路时，本申请实施例可以在芯片的垂直空间，根据金属层之间发生短路的两个局部金属层的类型，寻找类型相应的其他两个金属层，将寻找到的其他两个金属层之间的位置，视为是疑似可能发生短路的疑似金属层之间的位置。

在另一个实现示例中，以局部金属图形之间的间距较小，导致局部金属图形之间发生短路为例(例如图2B示例所示)，则局部失效位置可以是发生短路的局部金属图形之间的位置，并且位置属性可以指示芯片的水平空间，以及局部金属图形的类型；从而本申请实施例可以根据局部金属图形之间的位置的位置属性，在芯片的水平空间，寻找与局部金属图形的类型相应的疑似金属图形(例如，寻找与局部金属图形的类型相同或者相近似的疑似金属图形)，将寻找到的疑似金属图形之间的位置，作为疑似物理层位置。示例的，在局部失效分析结果指示存在两个局部金属图形之间发生短路时，本申请实施例可以在芯片的水平空间，根据金属图形之间发生短路的两个局部金属图形的类型，寻找类型相对应的其他两个金属图形，将寻找到的其他两个金属图形之间的位置，视为是疑似可能发生短路的疑似金属图形之间的位置。

在再一个实现示例中，以局部金属图形之间的间距较小，导致局部金属图形内部发生断路为例，则本申请实施例可以在芯片的水平空间，根据内部发生断路的局部金属图形的类型，寻找内部疑似发生断路的疑似金属图形，得到疑似物理层位置。

需要说明的是，上文是以金属层之间发生短路、金属图形之间发生短路、金属图形内部发生短路为例，对芯片的失效异常进行说明；在实际情况下，金属层之间、金属图形之间、金属图形内部也可能发生其他类型的失效异常，而不限于上述示例。也就是说，芯片发生失效异常的位置可能是金属层之间、金属图形之间、金属图形内部，对于上述位置发生的失效异常的类型，本申请实施例并不设限，需视具体情况而定。

在步骤S130中，在芯片的疑似失效位置，模拟工艺原因。

在步骤S140中，检查疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告。

在确定芯片的疑似失效位置后，为对芯片进行较为详细、全面的失效分析，本申请实施例可以在疑似失效位置模拟工艺原因，并检查疑似失效位置在模拟工艺原因后，是否会发生失效异常；若疑似失效位置在模拟工艺原因后发生失效异常，则表明疑似失效位置存在由于工艺原因导致失效异常的风险，可以将疑似失效位置和疑似失效位置模拟的工艺原因，写入芯片的失效分析结果，以便芯片在生产制造和设计时，避免在疑似失效位置引入可能会发生失效异常的工艺缺陷。

也就是说，本申请实施例在芯片的疑似失效位置模拟工艺原因的意义在于：全面排查芯片中可能发生失效异常的位置(例如疑似失效位置)，在疑似失效位置存在由于工艺原因导致失效异常的风险的情况下，通过失效分析结果表明这种风险，以使得芯片在生产制造和设计的环节能够规避这种风险。本申请实施例通过对芯片实际发生失效异常的局部失效位置和工艺原因、以及对芯片存在失效异常风险的疑似失效位置和工艺原因进行全面、详细的排查，能够提升失效分析在芯片的覆盖面，为芯片在生产制造和设计环节的改进提供较为全面的方向和证据，为提升芯片的良品率、降低芯片发生失效异常的概率提供基础。

在可选实现中，本申请实施例可以在芯片检查工具的代码文件中，修改疑似失效位置的检查规则，以在疑似失效位置模拟与工艺原因相对应的设计，从而实现在疑似失效位置模拟工艺原因。可选的，芯片检查工具可以用于对芯片进行版图检查。进而，可以通过芯片检查工具进行芯片版图检查，以在芯片版图检查过程中，检查疑似失效位置是否发生失效异常，得到检查报告。

需要说明的是，对芯片进行版图检查的芯片检查工具，具有执行版图检查的代码文件，代码文件表达了对芯片版图进行检查的检查规则(例如检查代码、芯片版图位置的规则临界值等)；其中，代码文件的检查代码可以描述芯片的检查位置(例如，需要检查的金属层等)以及检查位置的检查逻辑(例如，检查金属层是否连接，金属层的间距是否过于接近等)。从而，本申请实施例可以在芯片检查工具的代码文件中，根据疑似失效位置需要模拟的工艺原因(例如，寻找疑似失效位置所依据的局部失效位置对应的工艺原因)，对疑似失效位置的检查规则进行修改，以在疑似失效位置模拟与工艺原因相对应的设计，实现在疑似失效位置模拟工艺原因。

在一个示例中，进行版图检查的芯片检查工具可以例如LVS(Layout VerseSchematic)工具、DRC(Design Rule Check，设计规则检查)工具、ERC(Electrical RuleChecking，电气规则检查)工具、ESD(Electro Static Discharge，静电放电)工具等。需要说明的是，LVS工具用于对芯片版图中器件的连接关系与原理图进行一致性验证，以及对芯片版图中器件的属性与原理图进行一致性验证。DRC工具用于检查芯片版图中图形间距、尺寸、重叠等是否满足工艺要求，可以在芯片版图的几何图形上执行检查，以确保版图数据能够进行生产，并在给定的集成电路工艺技术上得到较高的成品率。ERC工具用于对芯片版图中是否存在电学连接问题等进行检查。

在一种可选实现中，本申请实施例可以在不改变疑似失效位置的原有设计的情况下，通过在芯片检查工具的代码文件中，新增疑似失效位置的检查代码，并且新增的检查代码表达疑似失效位置具有与工艺原因相对应的设计，从而实现在疑似失效位置模拟工艺原因。

在一个实现示例中，以疑似失效位置为疑似金属层之间的位置为例，则本申请实施例可以在芯片检查工具的代码文件中，新增疑似金属层之间的检查代码，并且新增的检查代码表达疑似金属层之间具有与工艺原因对应的连接关系，从而实现在疑似金属层之间的位置模拟工艺原因。例如，假设局部失效分析结果指示局部金属层之间的隔离层厚度不足，导致局部金属层之间的位置存在短路，则本申请实施例在寻找到可能会发生短路的疑似金属层之间的位置后，可以在芯片检查工具的代码文件中，新增疑似金属层之间的检查代码，并且新增的检查代码表达疑似金属层之间具有连接层的连接关系，实现在疑似金属层之间模拟隔离层厚度不足的工艺原因。

为便于理解，假设疑似金属层之间的位置为金属层M1和金属层M2之间的位置(即怀疑金属层M1和金属层M2之间会在隔离层厚度不足的工艺缺陷下发生短路)，如果金属层M1和金属层M2的原本连接设计是金属层M1和金属层M2通过过孔连接，例如，金属层M1和金属层M2通过通孔(Via)连接，则为了模拟金属层M1和金属层M2的隔离层厚度不足的工艺缺陷，本申请实施例可以在芯片检查工具的代码文件中，新增金属层M1和金属层M2之间的检查代码，并且新增的检查代码表达金属层M1和金属层M2通过连接层进行连接。也就是说，金属层M1和金属层M2原本是通过通孔(Via)进行连接，本申请实施例可以在原本的连接关系基础上，通过新增检查代码，以使得金属层M1和金属层M2除具有通过通孔的连接关系外，还具有通过连接层进行连接的连接关系。在一个示例中，本申请实施例可以在LVS工具的代码文件中，通过新增检查代码，以对怀疑有短路的金属层M1和金属层M2进行连接关系的新增。

在另一种可选实现中，如果疑似失效位置为金属层的内部，则本申请实施例可以根据工艺原因，在芯片检查工具的代码文件中，对金属层的规则临界值进行修改，以在金属层的内部模拟工艺原因。在一个实现示例中，以疑似失效位置为疑似金属图形之间的位置，或者疑似金属图形的位置为例，由于疑似失效位置为疑似金属图形的维度(比如疑似金属图形之间的位置，或者某一疑似金属图形的位置)，则怀疑存在失效异常的位置为金属层的内部，从而本申请实施例可以根据工艺原因，在芯片检查工具的代码文件中，通过修改疑似金属图形所在的金属层的规则临界值来模拟工艺原因。

例如，本申请实施例可以在芯片检查工具的代码文件中，对疑似金属图形所在金属层的规则临界值进行修改，实现在疑似金属层之间的位置模拟工艺原因，或者在疑似金属图形的位置模拟工艺原因。比如，怀疑金属图形之间存在短路，或者怀疑金属图形内部存在断路，则可以修改金属图形所在的金属层的空间(space)相关的规则临界值，从而调整金属层的内部空间设计，实现在金属层内部的金属图形之间，或者某一金属图形内部模拟工艺原因。

需要说明的是，LVS、DRC等芯片检查工具具有对芯片版图进行检查的代码文件，并且代码文件具有检查代码，通过对LVS、DRC等芯片检查工具的代码文件进行调整修改，可以对疑似失效位置模拟工艺原因；并且在芯片版图检查过程中，检查疑似失效位置模拟工艺原因后是否发生了对应的失效异常。在此思路下，本申请实施例并不设限对LVS、DRC等芯片检查工具的代码文件进行修改，以实现在疑似失效位置模拟工艺原因的方式，上述从金属层、金属图形角度示例的模拟方式仅是作为可选示例提供。

在疑似失效位置模拟工艺原因后，本申请实施例可以检查疑似失效位置是否发生失效异常，得到检查报告。检查报告可以指示疑似失效位置模拟的工艺原因，以及疑似失效位置是否发生失效异常。在可选实现中，本申请实施例可以利用LVS、DRC等芯片检查工具，在疑似失效位置模拟工艺原因之后，执行芯片版图检查，从而检查疑似失效位置是否发生失效异常，得到检查报告。例如，在对怀疑短路的疑似金属层之间新增连接层后，执行芯片版图检查，从而检查疑似金属层之间是否发生短路。

在可选实现中，本申请实施例可以利用LVS、DRC等芯片检查工具，在疑似失效位置模拟工艺原因之后执行芯片版图检查，并通过Signoff工具等电子设计辅助软件的报告工具得到检查报告。Signoff是指芯片设计中的一个重要的概念，指的是成功完成芯片设计的所有检查的一个标志。

在进一步的实现示例中，步骤S120和步骤S130可以通过程序或者脚本实现，例如，通过编写相关程序或者脚本，从而在获取到芯片的局部失效分析结果后，将芯片的局部失效分析结果输入程序或者脚本，以通过程序或者脚本自动确定芯片的疑似失效位置，并且通过程序或者脚本对LVS、DRC等芯片检查工具的代码文件进行修改，以在芯片的疑似失效位置模拟工艺原因；进而，通过LVS、DRC等芯片检查工具执行芯片版图检查，实现检查疑似失效位置是否发生失效异常，并利用Signoff工具输出检查报告。

需要说明的是，本申请实施例是在初步失效分析的基础上，利用程序或者脚本确定芯片中更为全面的可能存在失效异常风险的疑似失效位置，并且在疑似失效位置模拟工艺原因，进而通过LVS、DRC等芯片检查工具执行芯片版图检查，以检查疑似失效位置在模拟工艺原因后是否发生失效异常。因此在本申请实施例中，LVS、DRC等芯片检查工具在执行芯片版图检查时，能够进行更为全面、详细的失效分析，即能够较为全面、详细的排查疑似失效位置在存在工艺原因的情况下，是否会发生失效异常，得出较为全面、详细的疑似失效位置、工艺原因和失效异常之间的关系，提升失效分析在芯片的覆盖面。基于此，本申请实施例由LVS、DRC等芯片检查工具所进行的芯片版图检查也可以称为eFA(electrical FailureAnalysis,电性失效分析)版图检查，eFA可以理解为通过电性分析等无损手段，进行芯片失效分析。

需要进一步说明的是，作为可选实现，一类失效异常下的疑似失效位置可能有多个，针对任一类失效异常，本申请实施例可以在芯片检查工具的代码文件中，分别修改各个疑似失效位置的检查规则，以在各个疑似失效位置模拟与工艺原因相对应的设计，并且分别检查各个疑似失效位置是否发生失效异常。也就是说，针对任一类失效异常，在确定该类失效异常下的多个疑似失效位置时，基于各个疑似失效位置，本申请实施例可以在芯片检查工具的代码文件中逐一修改检查规则并逐一检查是否发生失效异常。

在步骤S150中，根据检查报告，生成芯片的失效分析结果。

在检查疑似失效位置是否发生失效异常后，本申请实施例可以得到检查报告；检查报告可以指示各个疑似失效位置、各个疑似失效位置所模拟的工艺原因、以及各个疑似失效位置是否发生失效异常。如果检查报告指示疑似失效位置在模拟工艺原因后发生失效异常，则可以确认疑似失效位置在工艺原因对应的工艺问题下存在失效异常的风险。

在一种可选实现中，本申请实施例可以根据检查报告指示的发生失效异常的疑似失效位置、以及疑似失效位置模拟的工艺原因，形成芯片的失效分析结果。也就是说，芯片的失效分析结果可以指示发生失效异常的疑似失效位置、以及疑似失效位置模拟的工艺原因，以避免在芯片的生产制造和设计环节，在疑似失效位置引入发生失效异常的工艺缺陷。

在另一种可选实现中，本申请实施例可以结合芯片的局部失效分析结果，以及检查报告指示的发生失效异常的疑似失效位置、疑似失效位置模拟的工艺原因，生成芯片的失效分析结果。也就是说，芯片的失效分析结果可以指示芯片发生失效异常的局部失效位置、局部失效位置对应的工艺原因，以及检查报告中发生失效异常的疑似失效位置、疑似失效位置模拟的工艺原因，从而提供结合初步失效分析和eFA版图检查的失效分析结果，使得失效分析结果更为全面和详细。

在进一步的可选实现中，本申请实施例可以在检查报告通过准确性验证和/或通过合理性验证的情况下，再根据检查报告，生成芯片的失效分析结果。例如，本申请实施例可以在得到检查报告后，验证检查报告的准确性；在检查报告通过准确性验证的情况下，再执行步骤S150。又例如，本申请实施例可以在得到检查报告后，验证检查报告的合理性；在检查报告通过合理性验证的情况下，再执行步骤S150。再例如，本申请实施例可以在得到检查报告后，验证检查报告的准确性和合理性；在检查报告通过准确性验证和合理性验证的情况下，再执行步骤S150。

在可选实现中，验证检查报告的准确性可以通过测试、仿真等方式进行，例如，将检查报告与测试结果和/或仿真结果进行比对，从而在检查报告与测试结果和/或仿真结果相匹配的情况下，确认检查报告通过准确性验证。需要说明的是，检查报告是通过LVS、DRC等芯片检查工具的eFA版图检查过程得到，并且检查报告可以指示发生失效异常的疑似失效位置、疑似失效位置模拟的工艺原因；从而基于检查报告所指示的发生失效异常的疑似失效位置和工艺原因，可以从测试、仿真等角度，验证疑似失效位置在存在工艺原因的情况下是否相应的会发生失效异常，进而从多个维度验证检查报告的准确性。验证检查报告准确性的方式可以有多种，本申请实施例并不设限。

在可选实现中，本申请实施例可以根据检查报告指示的发生失效异常的疑似失效位置，对芯片进行失效分析(FA)处理，以验证检查报告的合理性；例如，判断疑似失效位置在消除工艺原因对应的设计后，疑似失效位置的失效异常是否消失，以判断检查报告的合理性。

本申请实施例提供的芯片的失效分析方法，可以获取芯片的局部失效分析结果，局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因；从而，根据局部失效位置，确定芯片的疑似失效位置，疑似失效位置为怀疑因为工艺原因而存在失效异常的芯片位置；也就是说，本申请实施例可以依据芯片的局部失效分析结果，在芯片中确定更为广泛的可能因为工艺原因而存在失效异常的疑似失效位置，疑似失效位置作为芯片中可能发生失效异常的怀疑对象。为排查疑似失效位置是否会因为工艺原因而存在失效异常，本申请实施例可以在疑似失效位置模拟工艺原因，并检查疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告；如果疑似失效位置模拟工艺原因之后发生失效异常，则说明疑似失效位置存在由于工艺原因导致失效异常的风险；进而本申请实施例可以根据检查报告，生成芯片的失效分析结果，使得芯片的失效分析结果能够涵盖存在失效异常风险的疑似失效位置以及疑似失效位置的工艺原因。

可见，本申请实施例通过对芯片实际发生失效异常的局部失效位置和工艺原因、以及对芯片存在失效异常风险的疑似失效位置和工艺原因进行全面、详细的排查，能够提升失效分析在芯片的覆盖面，为芯片在生产制造和设计环节的改进提供较为全面的方向和证据，为提升芯片的良品率、降低芯片发生失效异常的概率提供基础。

作为可选实现，在确定芯片的疑似失效位置之后，芯片的疑似失效位置可能是芯片的垂直空间中的疑似金属层之间的位置。针对芯片的垂直空间，本申请实施例可以利用LVS工具进行芯片版图检查，从而本申请实施例可以在LVS工具的代码文件中新增检查代码，并通过新增的检查代码表达疑似金属层之间与工艺原因对应的设计，并且利用LVS工具检查疑似金属层之间是否发生失效异常，得到检查报告；例如，在LVS工具的代码文件中通过新增检查代码，以在怀疑有短路的疑似金属层之间新增连接关系，并且利用LVS工具检查疑似金属层之间是否发生短路。

示例的，图3A示例性的示出了利用LVS工具进行芯片版图检查的示例图，如图3A所示，GDS(Graphic Data System,图形系统数据)为芯片的版图数据文件，可以通过LVS工具检查GDS，以实现对芯片进行版图检查；LVSDECK为LVS工具的参数配置文件，记录有LVS工具的代码文件；通过修改LVSDECK可以实现对LVS工具的代码文件进行修改；从而，本申请实施例可以通过修改LVSDECK，实现在LVS工具的代码文件中新增检查代码，并通过新增的检查代码表达疑似金属层之间与工艺原因对应的设计；进而，利用修改LVSDECK的LVS工具对GDS进行检查，可以在芯片的版图检查过程中，检查疑似金属层之间在模拟工艺原因对应的设计之后，是否发生失效异常。

作为另一种可选实现，芯片的疑似失效位置可能是芯片的水平空间中疑似金属图形之间的位置，或者疑似金属图形的位置，即疑似失效位置位于金属层内部。针对芯片的水平空间，本申请实施例可以利用DRC工具进行芯片版图检查，从而本申请实施例可以在DRC工具的代码文件中，对金属层的规则临界值进行修改，以在金属层内部的金属图形之间模拟工艺原因，或者，在金属层内部的金属图形模拟工艺原因。

示例的，图3B示例性的示出了利用DRC工具进行芯片版图检查的示例图，如图3B所示，DRC DECK为DRC工具的参数配置文件，记录有DRC工具的代码文件；通过修改DRC DECK可以实现对DRC工具的代码文件进行修改；从而，本申请实施例可以通过修改DRC DECK，实现在DRC工具的代码文件中修改金属层的规则临界值；进而，利用修改DRC DECK的DRC工具对GDS进行检查，可以在芯片的版图检查过程中，检查金属层内部的金属图形之间或者金属图形在模拟工艺原因对应的设计之后，是否发生失效异常。

在进一步的可选实现中，如果芯片版图检查涉及的数据量较大，本申请实施例可以对芯片版图数据进行精简，以降低LVS、DRC等芯片检查工具进行芯片版图检查时的数据量，提升处理效率。例如，在执行步骤S140之前(即，在执行检查疑似失效位置模拟工艺原因之后是否发生失效异常的步骤之前)，本申请实施例可以对芯片版图数据进行精简，得到精简后的芯片版图数据；从而，步骤S140可以基于精简后的芯片版图数据进行(即，检查疑似失效位置模拟工艺原因之后是否发生失效异常，可以基于精简后的芯片版图数据进行)。

作为可选实现，在对芯片版图数据进行精简时，可以将芯片版图数据中与疑似失效位置不相关的部分进行删除。例如，本申请实施例可以将芯片版图数据中与疑似失效位置不相关的金属层进行删除，将芯片版图数据中与疑似失效位置不相关的电路版图部分进行删除；芯片版图数据中与疑似失效位置不相关的部分，可以视为是芯片版图数据中未列入失效异常怀疑对象的部分。

作为可选实现，本申请实施例也可以将芯片版图数据划分为多个子版图数据(即把大的芯片版图数据划分为多个小的子版图数据)，进而通过对各个子版图数据进行芯片版图检查，以减少LVS、DRC等芯片检查工具一次检查时的数据量。

在可选实现示例中，将芯片版图数据中与疑似失效位置不相关的部分进行删除，以及将芯片版图数据划分为多个子版图数据可以结合使用，也可以选择其中一种使用，均可达到对芯片版图数据进行精简的效果。

示例的，图4A示例性的示出了利用LVS工具对精简的芯片版图进行检查的示例图，结合图3A和图4A所示，GDS可以通过删除与疑似失效位置不相关的部分，和/或，划分为多个子版图数据的方式，实现精简GDS；从而，在修改LVSDECK之后，可以利用修改LVS DECK的LVS工具对精简后的GDS进行检查。

示例的，图4B示例性的示出了利用DRC工具对精简的芯片版图进行检查的示例图，结合图3B和图4B所示，GDS可以通过删除与疑似失效位置不相关的部分，和/或，划分为多个子版图数据的方式，实现精简GDS；从而，在修改DRC DECK之后，可以利用修改DRC DECK的DRC工具对精简后的GDS进行检查。

在进一步的可选实现中，本申请实施例在得到检查报告后，可以进一步验证检查报告的准确性。可选的，本申请实施例可以通过测试、仿真等方式，验证检查报告的准确性。

作为可选实现，测试可以例如异常失效测试，本申请实施例可以在疑似失效位置引入工艺原因对应的设计，并测试疑似失效位置是否实际发生失效异常，以得到测试结果。从而，检查报告可以与测试结果进行比对，在检查报告与测试结果相匹配的情况下，视为检查报告通过测试结果的准确性验证。比如，检查报告指示的发生失效异常的疑似失效位置以及工艺原因，与测试结果相匹配，则视为检查报告通过测试结果的准确性验证。

在一个示例中，异常失效测试比如短路(Short)测试、断路(Open)测试、功能测试等。示例的，假设检查报告指示金属层M1和金属层M2之间的位置为存在短路的疑似金属层之间的位置，且工艺原因为金属层M1和金属层M2之间的隔离层厚度不足，则本申请实施例可以对金属层M1和金属层M2进行短路测试；比如，在进行短路测试时，本申请实施例可以在金属层M1和金属层M2之间引入连接层，并测试金属层M1和金属层M2之间是否实际发生短路，得到短路测试结果。如果短路测试结果指示金属层M1和金属层M2之间实际发生短路，则视为短路测试结果与检查报告相匹配。

可选的，进行测试(例如异常失效测试)所使用的测试工具可以包括但不限于：ATE(Automatic Test Equipment，集成电路自动测试机)测试系统，测试源表等，本申请实施例并不设限。

作为可选实现，仿真可以是利用仿真工具，在疑似失效位置进行与工艺原因对应的电学特性仿真，并且仿真疑似失效位置是否发生失效异常，以得到仿真结果。从而，检查报告可以与仿真结果进行比对，在检查报告与仿真结果相匹配的情况下，视为检查报告通过仿真结果的准确性验证。比如，检查报告指示的发生失效异常的疑似失效位置以及工艺原因，与仿真结果相匹配，则视为检查报告通过仿真结果的准确性验证。

在一个示例中，假设检查报告指示金属层M1和金属层M2之间的位置为存在短路的疑似金属层之间的位置，且工艺原因为金属层M1和金属层M2之间的隔离层厚度不足，则本申请实施例可以利用仿真工具，在金属层M1和金属层M2之间仿真连接层，从而在金属层M1和金属层M2之间进行对应的电学特性仿真，并且仿真金属层M1和金属层M2之间是否短路，得到仿真结果。如果仿真结果指示金属层M1和金属层M2之间发生短路，则视为仿真结果与检查报告相匹配。示例的，图5示例性的示出了仿真结果的对比示例图，如图5所示，图5中实线表示在金属层M1和金属层M2之间引入电学特性仿真之后的电流和电压的仿真曲线(例如，在金属层M1和金属层M2之间仿真连接层之后，电流和电压的仿真曲线)，图5中虚线表示在金属层M1和金属层M2之间引入电学特性仿真之前的电流和电压的仿真曲线(例如，在金属层M1和金属层M2之间仿真连接层之前，电流和电压的仿真曲线)，可以看出，在金属层M1和金属层M2之间引入电学特性仿真之后，金属层M1和金属层M2之间呈现短路。

在可选实现中，本申请实施例的检查报告与测试结果和/或仿真结果相匹配，则可视为检查报告通过准确性验证。例如，本申请实施例可以在检查报告与测试结果和仿真结果均匹配时，确认检查报告通过准确性验证。示例的，基于检查报告为eFA版图检查的结果，在仿真结果、eFA版图检查结果、测试结果相互匹配的情况下，本申请实施例可以确认eFA版图检查的结果(即检查报告)通过准确性验证。以芯片管脚(PIN)的短路失效异常为例，图6示例性的示出了eFA版图检查结果、仿真结果和测试结果相互匹配的示例图，可进行参照。

在进一步的可选实现中，本申请实施例在得到检查报告后，可以进一步验证检查报告的合理性。可选的，检查报告可以指示发生失效异常的疑似失效位置以及对应的工艺原因，从而基于检查报告指示的发生失效异常的疑似失效位置以及对应的工艺原因，本申请实施例可以进行实际FA处理。例如，本申请实施例可以在芯片的疑似失效位置消除与工艺原因对应的设计，并判断芯片的疑似失效位置的失效异常是否消除；如果芯片的疑似失效位置消除与工艺原因对应的设计后，疑似失效位置的失效异常消除，则说明疑似失效位置的失效异常实际是由工艺原因对应的设计产生，检查报告合理；从而，本申请实施例可以确认检查报告通过合理性验证。

在可选实现中，本申请实施例可以先验证检查报告的准确性，在检查报告通过准确性验证后，再对检查报告进行合理性验证；如果检查报告通过合理性验证，则可执行图1所示步骤S150(即根据检查报告，生成芯片的失效分析结果)。

示例的，以检查报告指示芯片管脚发生短路的失效异常为例，可以通过测试、仿真等方式测量芯片管脚在存在检查报告指示的工艺原因时的电压和电流情况，以验证芯片管脚是否存在短路，相应的，图7A示例性的示出了芯片管脚短路的电流和电压示例图，通过图7A所示可以看出，管脚在存在检查报告指示的工艺原因时，测试、仿真的电压和电流呈现为管脚短路。为对检查报告进行合理性验证，可以将检查报告指示的芯片管脚的短路区域对应的设计进行消除，比如采用FIB(Focused Ion Beam，聚焦离子束)切除芯片管脚的短路区域(短路区域可与检查报告所指示的芯片管脚发生短路的工艺原因相对应)，然后再测量管脚的电压和电流情况；相应的，图7B示例性的示出了芯片管脚切除短路区域后的电流和电压示例图，通过图7B所示可以看出，管脚在切除短路区域后，管脚的电压和电流从短路恢复正常；从而可以验证检查报告指示芯片管脚发生短路，以及对应的工艺原因的合理性。

在一种可选实现中，本申请实施例提供的芯片的失效分析方案可以涉及图8所示的阶段，从而在提升失效分析在芯片的覆盖面的基础上，保障准确性和合理性。可选的，图8示例性的示出了本申请实施例提供的芯片的失效分析的阶段示例图，如图8所示，芯片的失效分析可以包括以下阶段。

初步失效分析阶段801，在初步失效分析阶段801，本申请实施例可以对不良品或者发生失效异常的芯片进行初步失效分析，从而获得芯片的局部失效分析结果，局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置对应的工艺原因。

eFA版图检查阶段802，在eFA版图检查阶段802，本申请实施例可以通过编写相关程序或者脚本，根据局部失效位置自动确定芯片的疑似失效位置；在芯片检查工具的代码文件中，修改疑似失效位置的检查规则，从而在疑似失效位置模拟工艺原因；进而，通过芯片检查工具执行芯片版图检查，以检查疑似失效位置是否发生失效异常，得到检查报告。进一步的，在执行芯片版图检查之前，本申请实施例可以精简芯片版图数据，从而减少芯片版图检查的数据量。

准确性验证阶段803，在准确性验证阶段803，本申请实施例可以通过测试、仿真等方式验证检查报告的准确性；比如，将检查报告与测试结果和仿真结果进行数据核对，通过判断检查报告与测试结果和仿真结果是否相互匹配，以验证检查报告的准确性。

合理性验证阶段804，在合理性验证阶段804，本申请实施例可以根据检查报告的指示对芯片进行实际FA验证，从而验证检查报告的合理性。可选的，本申请实施例可以在检查报告通过准确性验证的情况下，再验证检查报告的合理性。

失效分析结果生成阶段805，在失效分析结果生成阶段805，本申请实施例可以根据检查报告生成芯片的失效分析结果，以为芯片在生产制造和设计环节的改进提供较为全面的方向和证据。可选的，本申请实施例可以在检查报告通过准确性验证和合理性验证后，再根据检查报告生成芯片的失效分析结果。

图8示例的各个阶段的可选实现方式可以参照前文相应部分的描述，此处不再赘述。

可选的，本申请实施例提供的失效分析方案是在芯片生产制造时，对不良品芯片或者由于工艺问题导致的发生失效异常的芯片进行分析，是在芯片设计后的芯片生产制造环节进行失效分析。进一步的，基于本申请实施例提供的失效分析方案的思路，本申请实施例可以对芯片设计阶段的芯片检查过程进行改进，从而在芯片设计阶段提前通过设计修改，来规避失效异常；也就是说，本申请实施例可以在芯片设计阶段，通过检查手段，避免失效分析阶段的类似失效异常再次发生。作为可选实现，图9示例性的示出了本申请实施例提供的芯片设计方法的可选流程图，该方法可以由安装有芯片设计辅助软件的计算机设备执行实现，参照图9所示，该方法流程可以包括如下步骤。

在步骤S910中，获取芯片的阶段性设计结果。

芯片设计具有多个设计阶段，本申请实施例可以在芯片完成设定设计阶段的设计后，获得芯片的阶段性设计结果。芯片的阶段性设计结果例如芯片完成电路网表设计阶段后的电路网表结果，或者，芯片完成版图设计阶段后的版图设计结果等。

在步骤S911中，调用芯片检查工具，芯片检查工具记录有芯片的失效分析结果，失效分析结果指示有芯片存在失效异常风险的芯片位置以及对应的工艺原因。

在获得芯片的阶段性设计结果后，本申请实施例可以调用基于失效分析的芯片检查工具(例如LVS工具、DRC工具等)，以便利用基于失效分析的芯片检查工具，进行芯片设计检查，从而检查芯片是否在存在失效异常风险的芯片位置出现失效异常。在本申请实施例中，LVS工具、DRC工具等芯片检查工具可以记录芯片的失效分析结果，芯片的失效分析结果可以根据本申请实施例提供的芯片的失效分析方法获得。获得芯片的失效分析结果的可选方式可以参照前文相应部分的描述。

在可选实现中，芯片检查工具记录的芯片的失效分析结果可以指示芯片存在失效异常风险的芯片位置以及对应的工艺原因；芯片存在失效异常风险的芯片位置可以与前文通过准确性、合理性验证的检查报告中的疑似失效位置相对应。例如，在前文的检查报告通过准确性、合理性验证后，本申请实施例可以将检查报告指示的发生失效异常的疑似失效位置和对应的工艺原因，应用于芯片设计的检查过程，从而在芯片设计阶段提前规避芯片的失效异常。

在步骤S912中，利用芯片检查工具，检查阶段性设计结果是否在所述芯片位置发生失效异常；若是，执行步骤S913，若否，执行步骤S914。

本申请实施例可以利用LVS工具、DRC工具等芯片检查工具，在芯片设计阶段，对芯片的阶段性设计结果进行检查，并且在检查时利用失效分析结果指示的存在失效异常风险的芯片位置以及对应的工艺原因。

如果检查阶段性设计结果在存在失效异常风险的芯片位置，发生失效异常，则说明按照阶段性设计结果进行后续的芯片生产制造，芯片在该芯片位置大概率存在由于工艺原因而发生失效异常的风险，此时，需要对阶段性设计结果进行修改，以规避风险。

如果检查阶段性设计结果在存在失效异常风险的芯片位置，未发生失效异常，则说明按照阶段性设计结果进行后续的芯片生产制造，芯片在该芯片位置大概率不存在发生失效异常的风险，可以确认阶段性设计结果通过检查。

在步骤S913中，根据所述芯片位置对应的工艺原因，修改阶段性设计结果，并返回步骤S912。

当阶段性设计结果在存在失效异常风险的芯片位置，发生失效异常时，本申请实施例可以根据芯片位置对应的工艺原因，对阶段性设计结果进行修改，以尝试克服芯片位置的失效异常问题。针对修改后的阶段性设计结果，本申请实施例可以返回执行步骤S912，再次检查修改后的阶段性设计结果是否在芯片位置发生失效异常，直至修改后的阶段性设计结果(可能经过一次或多次修改)在芯片位置不发生失效异常，从而使得阶段性设计结果中存在失效异常风险的设计能够被修复。

在步骤S914中，确认阶段性设计结果通过检查。

可以看出，本申请实施例可以将芯片的失效分析结果，运用到芯片设计的检查环节，从而提前在芯片设计阶段规避芯片失效异常问题，提升芯片设计性能和生产制造的良品率。

在可选实现中，芯片的工艺原因导致的失效异常，可以选择在芯片生产制造的工艺环节进行克服；如果在芯片生产制造的工艺环节，无法克服工艺原因导致的失效异常，则可以在芯片设计阶段，对芯片设计阶段的检查流程进行调整，并指导修改芯片的阶段性设计结果，从而在芯片设计阶段，规避失效异常问题。

本申请实施例提供的方案可以对芯片实际发生失效异常的局部失效位置和工艺原因、以及对芯片存在失效异常风险的疑似失效位置和工艺原因进行全面、详细的排查，能够提升失效分析在芯片的覆盖面，为芯片在生产制造和设计环节的改进提供较为全面的方向和证据，为提升芯片的良品率、降低芯片发生失效异常的概率提供基础。可选的，本申请实施例提供的方案可以通过编写程序或者脚本实现，失效分析的检查效率较高。进一步的，本申请实施例可以将失效分析结果应用于芯片阶段性设计的检查过程中，从而在芯片设计阶段提前规避失效异常问题，提升芯片设计性能。

下面对本申请实施例提供的芯片的失效分析装置进行介绍，下文描述的失效分析装置的内容可以认为是计算机设备为实现本申请实施例提供的失效分析方法所需设置的功能模块。下文描述内容可与上文描述内容相互对应参照。

作为可选实现，图10示例性的示出了本申请实施例提供的芯片的失效分析装置的可选框图，如图10所示，该装置可以包括：

局部结果获取模块101，用于获取芯片的局部失效分析结果，所述局部失效分析结果包括芯片发生失效异常的局部失效位置，以及局部失效位置发生失效异常对应的工艺原因；

疑似位置确定模块102，用于根据所述局部失效位置，确定芯片的疑似失效位置，所述疑似失效位置为怀疑因为工艺原因而存在失效异常的芯片位置；

模拟模块103，用于在所述疑似失效位置，模拟工艺原因；

检查模块104，用于检查所述疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告；

结果生成模块105，用于根据检查报告，生成芯片的失效分析结果。

可选的，局部结果获取模块101、疑似位置确定模块102、模拟模块103和结果生成模块105可以通过编写程序或者脚本实现，检查模块104可以通过LVS工具、DRC工具等芯片检查工具实现。

可选的，模拟模块103，用于在所述疑似失效位置，模拟工艺原因包括：

在芯片检查工具的代码文件中，修改疑似失效位置的检查规则，以在疑似失效位置模拟与工艺原因相对应的设计；其中，芯片检查工具用于对芯片进行版图检查。

可选的，一方面，模拟模块103，用于在芯片检查工具的代码文件中，修改疑似失效位置的检查规则，以在疑似失效位置模拟与工艺原因相对应的设计包括：

在芯片检查工具的代码文件中，新增疑似失效位置的检查代码，并且新增的检查代码表达疑似失效位置具有与工艺原因相对应的设计。

可选的，模拟模块103，用于在芯片检查工具的代码文件中，新增疑似失效位置的检查代码，并且新增的检查代码表达疑似失效位置具有与工艺原因相对应的设计包括：

如果疑似失效位置为疑似金属层之间的位置，在芯片检查工具的代码文件中，新增疑似金属层之间的检查代码，并且新增的检查代码表达疑似金属层之间具有与工艺原因对应的连接关系；

其中，疑似金属层之间的位置根据芯片发生失效异常的局部金属层之间的位置确定。

可选的，另一方面，模拟模块103，用于在芯片检查工具的代码文件中，修改疑似失效位置的检查规则，以在疑似失效位置模拟与工艺原因相对应的设计包括：

如果疑似失效位置为金属层的内部，则根据工艺原因，在芯片检查工具的代码文件中，对金属层的规则临界值进行修改。

可选的，模拟模块103，用于如果疑似失效位置为金属层的内部，则根据工艺原因，在芯片检查工具的代码文件中，对金属层的规则临界值进行修改包括：

如果疑似失效位置为疑似金属图形之间的位置，或者疑似金属图形的位置，则根据工艺原因，在芯片检查工具的代码文件中，修改疑似金属图形所在的金属层的规则临界值；

其中，疑似金属图形之间的位置根据芯片发生失效异常的局部金属图形之间的位置确定，疑似金属图形的位置根据芯片发生失效异常的局部金属图形的位置确定。

可选的，疑似位置确定模块102，用于根据所述局部失效位置，确定芯片的疑似失效位置包括：

根据所述局部失效位置的位置属性，在芯片中寻找与所述局部失效位置的位置属性相对应的位置，作为芯片的疑似失效位置。

可选的，所述局部失效位置包括局部物理层位置；所述疑似失效位置包括：疑似物理层位置；所述局部失效位置的位置属性包括：所述局部物理层位置对应的芯片空间，以及所述局部物理层的物理层类型；

疑似位置确定模块102，用于根据所述局部失效位置的位置属性，在芯片中寻找与所述局部失效位置的位置属性相对应的位置，作为芯片的疑似失效位置包括：

基于所述局部物理层位置对应的芯片空间，在芯片中寻找与所述局部物理层的物理层类型相应的位置，得到疑似物理层位置。

可选的，所述局部物理层位置包括如下任一项：局部金属层之间的位置、局部金属图形之间的位置、局部金属图形的位置；所述疑似物理层位置包括如下任一项：疑似金属层之间的位置、疑似金属图形之间的位置、疑似金属图形的位置。

可选的，检查模块104，用于检查所述疑似失效位置模拟工艺原因之后是否发生失效异常，得到检查报告包括：

在疑似失效位置模拟工艺原因之后，利用芯片检查工具执行芯片版图检查，以检查疑似失效位置是否发生失效异常，得到检查报告。

可选的，检查模块104可以通过Signoff工具得到检查报告。

在进一步的可选实现中，结合图10所示，该装置还可以包括：

精简模块106，用于在检查模块104执行所述检查所述疑似失效位置模拟工艺原因之后是否发生失效异常的步骤之前，对芯片版图数据进行精简，得到精简后的芯片版图数据；

其中，检查模块104基于精简后的芯片版图数据，执行所述检查所述疑似失效位置模拟工艺原因之后是否发生失效异常的步骤。

可选的，精简模块106用于对芯片版图数据进行精简包括：

将芯片版图数据中与疑似失效位置不相关的部分进行删除；

和/或，将芯片版图数据划分为多个子版图数据。

可选的，结果生成模块105，用于根据检查报告，生成芯片的失效分析结果包括：

根据检查报告指示的发生失效异常的疑似失效位置、以及疑似失效位置模拟的工艺原因，形成芯片的失效分析结果；

或者，根据所述局部失效分析结果，以及所述检查报告指示的发生失效异常的疑似失效位置、疑似失效位置模拟的工艺原因，形成芯片的失效分析结果。

在进一步的可选实现中，结合图10所示，该装置还可以包括：

准确性验证模块107，用于在结果生成模块105执行所述根据检查报告，生成芯片的失效分析结果的步骤之前，验证所述检查报告的准确性。

可选的，准确性验证模块107，用于验证所述检查报告的准确性包括：

将检查报告与测试结果和/或仿真结果进行比对；

如果检查报告与测试结果和/或仿真结果相匹配，则确认所述检查报告通过准确性验证；

其中，针对所述检查报告指示的发生失效异常的疑似失效位置，所述测试结果通过在疑似失效位置引入工艺原因对应的设计，并测试疑似失效位置是否实际发生失效异常而得到；针对所述检查报告指示的发生失效异常的疑似失效位置，所述仿真结果通过仿真工具在疑似失效位置进行与工艺原因对应的电学特性仿真，并且仿真测试疑似失效位置是否发生失效异常而得到。

在进一步的可选实现中，结合图10所示，该装置还可以包括：

合理性验证模块108，用于在结果生成模块105执行所述根据检查报告，生成芯片的失效分析结果的步骤之前，验证所述检查报告的合理性。

可选的，合理性验证模块108，用于验证所述检查报告的合理性包括：

基于检查报告指示的发生失效异常的疑似失效位置以及对应的工艺原因，进行实际失效分析处理，以判断芯片的疑似失效位置在消除与工艺原因对应的设计后，疑似失效位置的失效异常是否消除；

若是，则确认检查报告通过合理性验证。

下面对本申请实施例提供的芯片设计装置进行介绍，下文描述的芯片设计装置的内容可以认为是进行芯片设计的计算机设备(例如安装芯片设计辅助软件的计算机设备)为实现本申请实施例提供的芯片设计方法所需设置的功能模块。下文描述内容可与上文描述内容相互对应参照。

作为可选实现，图11示例性的示出了本申请实施例提供的芯片设计装置的可选框图，如图11所示，该装置可以包括：

阶段性结果获取模块011，用于获取芯片的阶段性设计结果；

调用模块012，用于调用芯片检查工具，所述芯片检查工具记录有芯片的失效分析结果，所述失效分析结果指示有芯片存在失效异常风险的芯片位置以及对应的工艺原因；其中，所述失效分析结果根据本申请实施例提供的芯片的失效分析方法获得；

设计检查模块013，用于利用芯片检查工具，检查阶段性设计结果是否在所述芯片位置发生失效异常；

设计修改模块014，用于若设计检查模块的判断结果为是，根据所述芯片位置对应的工艺原因，修改阶段性设计结果，直至修改后的阶段性设计结果在所述芯片位置不发生失效异常。

本申请实施例还提供一种计算机设备，该计算机设备可以执行本申请实施例提供的芯片的失效分析方法，或者芯片设计方法。作为可选实现，图12示例性的示出了本申请实施例提供的计算设备的可选框图，如图12所示，该计算机设备可以包括：至少一个处理器1，至少一个通信接口2，至少一个存储器3和至少一个通信总线4。

在本申请实施例中，处理器1、通信接口2、存储器3、通信总线4的数量为至少一个，且处理器1、通信接口2、存储器3通过通信总线4完成相互间的通信。

可选的，通信接口2可以为用于进行网络通信的通信模块的接口。

可选的，处理器1可能是CPU(中央处理器)，GPU(Graphics Processing Unit，图形处理器)，NPU(嵌入式神经网络处理器)，FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)，TPU(张量处理单元)，AI芯片，特定集成电路ASIC(Application SpecificIntegrated Circuit)，或者是被配置成实施本申请实施例的一个或多个集成电路等。

存储器3可能包含高速RAM存储器，也可能还包括非易失性存储器(non-volatilememory)，例如至少一个磁盘存储器。

其中，存储器3存储一条或多条计算机可执行指令，处理器1调用所述一条或多条计算机可执行指令，以执行本申请实施例提供的芯片的失效分析方法，或者，芯片设计方法。

本申请实施例还提供一种存储介质，该存储介质存储一条或多条计算机可执行指令，该一条或多条计算机可执行指令被执行时，实现如本申请实施例提供的芯片的失效分析方法，或者，芯片设计方法。

上文描述了本申请实施例提供的多个实施例方案，各实施例方案介绍的各可选方式可在不冲突的情况下相互结合、交叉引用，从而延伸出多种可能的实施例方案，这些均可认为是本申请实施例披露、公开的实施例方案。

虽然本申请实施例披露如上，但本申请并非限定于此。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各种更动与修改，因此本申请的保护范围应当以权利要求所限定的范围为准。