图像传感器及其形成方法

技术领域

本发明涉及半导体技术领域，更具体地，涉及图像传感器及其形成方法。

背景技术

具有图像传感器的集成电路(IC)被广泛用于现代电子设备，例如，诸如照相机、手机等。图像传感器的类型例如包括互补金属氧化物半导体(CMOS)图像传感器和电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，由于CMOS图像传感器具有功耗低、体积小、数据处理速度快、数据直接输出、制造成本低等优点，越来越受到青睐。

发明内容

根据本申请的实施例的一个方面，提供了一种图像传感器，包括：第一IC芯片；第二IC芯片，与第一IC芯片堆叠；以及像素传感器，遍及第一IC芯片和第二IC芯片，其中，像素传感器包括第一IC芯片中的第一晶体管和光电探测器，并且还包括第二IC芯片中的多个第二晶体管；其中，第一晶体管包括具有第一厚度的栅极介电层，并且其中，第二晶体管包括具有小于或等于第一厚度的第二厚度的单独的栅极介电层。

根据本申请的实施例的另一个方面，提供了一种图像传感器，包括：第一半导体衬底；光电探测器和第一晶体管，邻接在第一半导体衬底上；第二半导体衬底；多个第二晶体管，位于第二半导体衬底上；第三半导体衬底，与第一半导体衬底和第二半导体衬底堆叠，使得第二半导体衬底位于第一半导体衬底和第三半导体衬底之间并且与第一半导体衬底和第三半导体衬底间隔开；以及多个第三晶体管，位于第三半导体衬底上；其中，光电检测器以及第一晶体管和第二晶体管形成像素传感器，并且其中，第二晶体管的每个栅极介电厚度包含在第一晶体管的栅极介电厚度和第三晶体管之中的最大栅极介电厚度之间。

根据本申请的实施例的又一个方面，提供了一种用于形成图像传感器的方法，方法包括：形成第一IC芯片，其中，形成包括：在第一衬底中形成光电探测器；在第一衬底上、与光电检测器相邻形成第一晶体管，其中，光电检测器和第一晶体管形成第一像素传感器部分；形成覆盖第一晶体管和光电探测器并且进一步电耦合到第一晶体管的第一互连结构；形成第二IC芯片，其中，形成第二IC芯片包括：在第二衬底上形成多个第二晶体管，其中第二晶体管形成第二像素传感器部分；和形成第二互连结构，覆盖并电耦合到第二晶体管；以及将第一IC芯片和第二IC芯片接合在一起，使得第一像素传感器部分和第二像素传感器部分堆叠并一电耦合在一起以形成像素传感器；其中，第一晶体管包括具有第一厚度的栅极介电层，并且其中，第二晶体管包括具有小于或等于第一厚度的第二厚度的单独的栅极介电层。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1图示了其中像素传感器遍及多个集成电路(IC)芯片的堆叠互补金属氧化物半导体(CMOS)图像传感器的一些实施例的电路图。

图2图示了图1的图像传感器的一些实施例的示意性截面图。

图3A-图3C图示了其中栅极介电厚度变化的图1的图像传感器的一些替代实施例的电路图，。

图4图示了其中像素传感器包括多个子像素的图1的图像传感器的一些替代实施例的电路图。

图5图示了其中复位晶体管与光电检测器位于相同IC芯片处的图1的图像传感器的一些替代实施例的电路图。

图6图示了其中像素传感器包括补充像素电路的图1的图像传感器的一些替代实施例的电路图。

图7图示了其中图像传感器还包括第三IC芯片的图1的图像传感器的一些替代实施例的电路图。

图8图示了图7的图像传感器的一些实施例的示意性截面图。

图9A-图9D图示了图7的图像传感器的一些替代实施例的电路图。

图10图示了包括多个如图1所示的像素传感器的图像传感器的一些实施例的示意性截面图。

图11图示了图10的图像传感器的一些实施例的俯视布局图。

图12图示了包括多个如图9D所示的像素传感器的图像传感器的一些实施例的示意性截面图。

图13图示了其中第一晶体管具有由覆盖光电检测器的保护层形成的栅极介电层的图1的图像传感器的一些实施例的示意性截面图。

图14A-图14D图示了图13的图像传感器的一些替代实施例的示意性截面图。

图15图示了图1的图像传感器的一些实施例的截面图。

图16A-图16C图示了图15的图像传感器的一些替代实施例的截面图。

图17图示了包括多个如图15所示的像素传感器的图像传感器的一些实施例的截面图。

图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29图示了用于形成其中像素传感器遍及多个IC芯片的堆叠CMOS图像传感器的方法的一些实施例的一系列视图。

图30图示了图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29的方法的一些实施例的框图。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成附加的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。

堆叠互补金属氧化物半导体(CMOS)图像传感器可以包括堆叠的第一集成电路(IC)芯片和第二IC芯片。第一IC芯片容纳以网格图案重复的像素传感器，并且第二IC芯片容纳专用IC(ASIC)，ASIC电耦合到像素传感器和每个重复的像素传感器。像素传感器包括定位于第一IC芯片的光电探测器和像素电路。光电探测器被配置为响应于入射辐射累积电荷。像素电路被配置为有助于读出所累积的电荷并且包括多个晶体管。

半导体制造业不断寻求按比例缩小图像传感器以实现更低的制造成本、更高的器件集成密度、更高的速度、更好的性能等。然而，按比例缩小像素电路的晶体管可能具有挑战性。例如，像素电路的晶体管可能具有不同的栅极介电厚度，这增加了形成晶体管的复杂性，从而增加了晶体管按比例缩小的难度。因为按比例缩小像素电路的晶体管可能具有挑战性，所以可以替代的按比例缩小光电检测器，并且因此像素传感器的性能可能退化。

本公开的各种实施例针对一种堆叠CMOS图像传感器，其中像素传感器遍及多个IC芯片并且在布置像素传感器的光电检测器的第一IC芯片处仅具有第一栅极介电厚度。进一步地，像素传感器在与第一IC芯片堆叠的第二IC芯片处具有仅一个或多个第二栅极介电厚度，并且一个或多个第二栅极介电厚度小于或等于第一栅极介电厚度。第一和第二栅极介电厚度对应于像素传感器的晶体管，像素传感器的晶体管形成被配置为有助于光电检测器的读出的像素传感器的像素电路。

因为像素传感器跨第一和第二IC芯片分布，所以像素传感器在第一IC芯片处具有的晶体管比它原本具有的少。这继而允许像素传感器在第一IC芯片处按比例缩小，而无需按比例缩小光电探测器。此外，由于像素传感器在第一IC芯片处具有仅一个栅极介电厚度，因此与其他情况相比，降低了在第一IC芯片处形成像素传感器的第一晶体管的复杂性。这样，可以更容易地按比例缩小像素传感器的第一晶体管。这继而进一步允许像素传感器在第一IC芯片处按比例缩小，而无需按比例缩小光电检测器。

因为光电检测器相对较大并且位于第一IC芯片处而不是位于第二IC芯片处，所以第一IC芯片处的像素传感器的部分可能是限制像素传感器按比例缩小的因素。因此，第二IC芯片处的像素传感器的部分可能具有未使用的空间。此未使用的空间可用于附加功能。此外，按比例缩小第一IC芯片处的像素传感器可能具有按比例缩小整个像素传感器的效果。因为可以按比例缩小像素传感器而不按比例缩小光电检测器，如上所述，即使在小尺寸下像素传感器的性能可以很高。

参考图1，提供了包括像素传感器102的堆叠CMOS图像传感器的一些实施例的电路图100。像素传感器102遍及堆叠的第一IC芯片104a和第二IC芯片104b。第一和第二IC芯片104a、104b被示为横向堆叠，但也可以替代地垂直堆叠。像素传感器102可以例如是四个晶体管(4T)CMOS有源像素传感器(APS)等，和/或也可以例如称为像素。

像素传感器102在容纳像素传感器102的光电检测器106的第一IC芯片104a处具有仅一个栅极介电厚度，即第一栅极介电厚度Tl。此外，像素传感器102在第二IC芯片104b处具有仅一个栅极介电厚度，即第一栅极介电厚度T1。因此，第二IC芯片104b处的仅一个栅极介电厚度等于第一IC芯片104a处的仅一个栅极介电厚度。在替代实施例中，第二IC芯片104b处的仅一个栅极介电厚度小于第一IC芯片104a处的唯一栅极介电厚度。在替代实施例中，像素传感器102在第二IC芯片104b处具有仅两个栅极介电厚度或一些其他合适数量的栅极介电厚度，其中每个栅极介电厚度小于或等于在第一IC芯片104a处具有的仅一个栅极介电厚度。

第一晶体管108在第一IC芯片104a中并且具有第一栅极介电厚度Tl。此外，多个第二晶体管110位于第二IC芯片104b中，并且每个第二晶体管110各自具有第一栅极介电厚度T1。第一和第二晶体管108、110形成像素电路112，像素电路112遍及第一和第二IC芯片104a、104b并且被配置为有助于光电检测器106的读出。

因为像素传感器102跨第一和第二IC芯片104a、104b分布，所以像素传感器102在第一IC芯片104a处具有的晶体管比它原本具有的少。例如，代替在第一IC芯片104a处具有四个晶体管，像素传感器102可以在第一IC芯片104a处具有仅一个晶体管。这继而允许像素传感器102在第一IC芯片104a处按比例缩小，而不按比例缩小光电检测器106。此外，因为像素传感器102在第一IC芯片104a处具有仅一个栅极介电厚度(例如，第一栅极介电厚度T1)，所以与其他情况相比降低了形成第一晶体管108的复杂性。这样，第一晶体管108可以更容易地按比例缩小。这继而进一步允许像素传感器102在第一IC芯片104a处按比例缩小，而不按比例缩小光电检测器106。

因为光电探测器106相对较大并且位于第一IC芯片104a处，但不位于第二IC芯片104b处，所以第一IC芯片104a处的像素传感器102的部分可能是限制像素按比例缩小的因素。因此，按比例缩小第一IC芯片104a处的像素传感器102可能具有按比例缩小整个像素传感器102的效果。因为可以按比例缩小像素传感器102而不按比例缩小光电检测器106，如上所述，即使在小尺寸下，像素传感器102的性能也可以很高。

继续参考图1，光电检测器106是光电二极管并且从地114电耦合到第一晶体管108。光电检测器106的阳极电耦合到地114，光电检测器106的阴极电耦合到第一晶体管108。在替代实施例中，光电探测器106是一种类型的光电探测器，而不是光电二极管。第一晶体管108更具体地是由传输信号TX选通的传输晶体管116，并且被配置为将在光电检测器106处累积的电荷选择性地传输到浮动扩散节点FD。

第二晶体管110包括复位晶体管118、源极跟随晶体管120和选择晶体管122。复位晶体管118由复位信号RST选通并且从复位电压Vrst电耦合到浮动扩散节点FD。此外，复位晶体管118被配置为通过将浮动扩散节点FD电耦合到复位电压Vrst来清除浮动扩散节点FD处累积的电荷。当传输晶体管116导通时，复位晶体管118的这种电耦合也可以清除光电检测器106处累积的电荷。

源极跟随晶体管120由浮动扩散节点FD处的电荷选通。例如，源极跟随晶体管120的栅极可以电短接到浮动扩散节点FD和/或传输晶体管116的源极/漏极区。此外，选择晶体管122由选择信号SEL选通。源极跟随晶体管120和选择晶体管122从电源电压VDD串联电耦合到像素传感器102的输出OUT。源极跟随晶体管120被配置为缓冲和放大用于非破坏性读取电压的浮动扩散节点FD处的电压。选择晶体管122被配置为选择性地将来自源极跟随晶体管120的缓冲的且放大的电压传递到输出OUT。

在一些实施例中，图像传感器在第一IC芯片104a处具有仅一个栅极介电厚度和/或在第二IC芯片104b处具有仅一个或两个栅极介电厚度。例如，第一IC芯片104a上的所有晶体管可以单独地具有第一栅极介电厚度T1和/或第二IC芯片104b上的所有晶体管可以单独地具有第一栅极介电厚度T1。此外，在一些实施例中，第二IC芯片104b的每个栅极介电厚度小于或等于第一IC芯片104a的每个栅极介电厚度。例如，第一IC芯片104a上的所有晶体管可以单独地具有第一栅极介电厚度T1，并且第二IC芯片104b上的所有晶体管可以各自具有小于或等于第一栅极介电厚度T1的栅极介电厚度。

在至少一些实施例中，如上文和下文所使用的栅极介电厚度是指对应晶体管的栅电极和对应晶体管的半导体沟道之间的分离。这种分离是通过对应晶体管的栅极介电层来实现的，其中栅极介电厚度也指栅极介电层的厚度。例如，对应的晶体管可以对应于第一和第二晶体管108、110中的任何晶体管。在一些实施例中，第一和第二晶体管108、110是金属氧化物半导体场效应晶体管(MOSFET)，鳍式场效应晶体管(FinFET)、全环栅场效应晶体管(GAA FET)、纳米片场效应晶体管等或前述的任何组合。

参考图2，提供了其中第一和第二IC芯片104a、104b垂直堆叠的图1的图像传感器的一些实施例的示意性截面图200。第一IC芯片104a在第二IC芯片104b上面，并且图像传感器被配置为从图像传感器的顶部接收辐射202。

参考图3A-图3C，提供了其中改变第二晶体管110的栅极介电厚度的图1的图像传感器的一些替代实施例的电路图300A-300C。

在图3A中，像素传感器102在如图1所示的第二IC芯片104b处具有仅一个栅极介电厚度。然而，与图1相比，该栅极介电厚度是第二栅极介电厚度T2，第二栅极介电厚度T2小于像素传感器102在第一IC芯片104a处具有的第一栅极介电厚度T1。因此，每个第二晶体管110单独地具有第二栅极介电厚度T2。

在图3B中，像素传感器102在第二IC芯片104b处具有仅两个栅极介电厚度，它们分别小于和等于像素传感器102在第一IC芯片104a处具有的第一栅极介电厚度Tl。这些仅两个栅极介电厚度包括如关于图1所描述的第一栅极介电厚度T1，并且还包括如关于图3A所描述的第二栅极介电厚度T2。复位晶体管118和选择晶体管122具有第一栅极介电厚度T1，并且源极跟随晶体管120具有第二栅极介电厚度T2。

在替代实施例中，复位晶体管118和源极跟随晶体管120具有第一栅极介电厚度T1，并且选择晶体管122具有第二栅极介电厚度T2。此外，在替代实施例中，源极跟随晶体管120和选择晶体管122具有第一栅极介电厚度T1，并且复位晶体管118具有第二栅极介电厚度T2。

在图3C中，像素传感器102在第二IC芯片104b处具有仅两个栅极介电厚度，两个栅极介电厚度中的每个小于像素传感器102在第一IC芯片104a处具有的第一栅极介电厚度T1。这些仅两个栅极介电厚度包括如关于图3A所描述的第二栅极介电厚度T2，并且还包括小于第二栅极介电厚度T2的第三栅极介电厚度T3。复位晶体管118和选择晶体管122具有第二栅极介电厚度T2，并且源极跟随晶体管120具有第三栅极介电厚度T3。

在替代实施例中，复位晶体管118和源极跟随晶体管120具有第二栅极介电厚度T2，并且选择晶体管122具有第三栅极介电厚度T3。此外，在替代实施例中，源极跟随晶体管120和选择晶体管122具有第二栅极介电厚度T2，并且复位晶体管118具有第三栅极介电厚度T3。

如图3A-图3C所示，源极跟随晶体管120具有比图1中更小的栅极介电厚度。减小源极跟随晶体管120的栅极介电厚度可以导致更好的抗噪声性能和/或图像传感器的环路增益。因此，图3A-图3C的图像传感器可以具有比图1的图像传感器更好的抗噪声性能和/或更好的环路增益。如图1和图3A-图3C所示，像素传感器102在第二IC芯片104b处具有不多于两个栅极介电厚度。尽管多于两个的栅极介电厚度是可行的，但多于两个的栅极介电厚度增加了形成像素传感器102的复杂性。此外，增加的复杂性可能会降低产量和/或限制像素传感器102的按比例缩小。

参考图4，提供了图1的图像传感器的一些替代实施例的电路图400，其中像素传感器102包括在第一IC芯片104a处的多个子像素102s。更具体地，像素传感器102包括位于第一IC芯片104a处的多个光电探测器106和多个第一晶体管108。光电探测器106与第一晶体管108一一对应地成对，并且每个光电探测器-晶体管对形成子像素102s。

光电探测器106是光电二极管并且分别从地114电耦合到第一晶体管108。例如，光电探测器106的阳极电耦合到地114，并且光电探测器106的阴极分别电耦合到第一晶体管108。在替代实施例中，光电检测器106是不同于光电二极管的类型的光电检测器。第一晶体管108是分别由单独的传输信号TX1、TX2、TX3和TX4选通的传输晶体管116，并且被配置为选择性地将累积在光电检测器106处的电荷传输到浮动扩散节点FD，浮动扩散节点FD为子像素102s所共用。第二晶体管110如图1所示，并且由子像素102s共享。

如图1所示，像素传感器102在第一IC芯片104a处具有仅一个栅极介电厚度，即第一栅极介电厚度T1。因此，第一晶体管108中的每个具有第一栅极介电厚度T1。这简化了像素传感器102的制造并且允许按比例缩小像素传感器102而不损害性能。

参考图5，提供了图1的图像传感器的一些替代实施例的电路图500，其中复位晶体管118位于第一IC芯片104a处。此外，复位晶体管118具有与传输晶体管116相同的栅极介电厚度，即第一栅极介电厚度T1。因此，像素传感器102在第一IC芯片104a处仍然仅具有一个栅极介电厚度，并且仅一个栅极介电厚度大于或等于第二IC芯片104b处的每个栅极介电厚度。

如上所见(例如，在图1、图3A-图3C、图4和图5处)，像素传感器102在第一IC芯片104a处具有的每个晶体管具有大于或等于像素传感器102在第二IC芯片104b处具有的所有晶体管之中的最大栅极介电厚度。此外，在一些实施例中，第一IC芯片104a处的每个晶体管的栅极介电厚度大于或等于第二IC芯片104b处的所有晶体管之中的最大栅极介电厚度。

参考图6，提供了图1的图像传感器的一些替代实施例的电路图600，其中像素传感器102具有补充像素电路602。补充像素电路602电耦合在选择晶体管122和像素传感器102的输出OUT之间并且由第二晶体管110形成。注意，补充像素电路602处的省略号用于表示零个或多个附加的第二晶体管。此外，补充像素电路602被配置为在将来自选择晶体管122的信号传递到输出OUT之前对信号执行附加处理。例如，可以执行噪声过滤等。

因为光电探测器106相对较大并且位于第一IC芯片104a处，但不位于第二IC芯片104b处，所以第一IC芯片104a处的像素传感器102的部分可能限制像素传感器102的按比例缩小。因此，第二IC芯片104b处的像素传感器102的部分可以具有自由空间，该自由空间允许使得补充像素电路602能够集成到像素传感器102中而不扩大像素传感器102。

参考图7，提供了图1的图像传感器的一些替代实施例的电路图700，其中图像传感器还包括第三IC芯片104c。第三IC芯片104c容纳ASIC 702，ASIC 702电耦合到像素传感器102和图像传感器的任何其他像素传感器(未示出)。例如，ASIC 702可以被配置为执行模数转换(ADC)、缓冲、图像处理等或前述的任何组合。在一些实施例中，ASIC 702对像素传感器102的输出OUT和图像传感器的任何其他像素传感器的输出进行缓冲并执行ADC，以生成表示图像的数字数据，然后对由数字数据形成的图像执行成像处理。

ASIC 702具有仅两个栅极介电厚度，第一栅极介电厚度Tl和第二栅极介电厚度T2。此外，ASIC 702具有的仅两个栅极介电厚度中的每个小于或等于像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度。换言之，ASIC 702具有的仅两个栅极介电厚度中的每个小于或等于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。第一栅极介电厚度T1等于像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度，并且第二栅极介电厚度T2小于像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度。

在替代实施例中，ASIC 702具有仅一个栅极介电厚度，并且该仅一个栅极介电厚度小于或等于像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度。在又一替代实施例中，ASIC 702具有仅三个或更多个栅极介电厚度，并且这些仅三个或更多个栅极介电厚度中的每个小于或等于像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度。

第三IC芯片104c包括电互连以形成ASIC 702的多个第三晶体管704，并且第三晶体管704分别具有ASIC 702具有的仅两个栅极介电厚度。此外，多个第三晶体管704包括至少一个n型晶体管704n和至少一个p型晶体管704p。注意，ASIC 702处的省略号用于表示零个或多个附加的第三晶体管。n型和p型晶体管704n、704p分别具有第一栅极介电厚度T1和第二栅极介电厚度T2。多个第三晶体管704可以例如是MOSFET、FinFET、GAA FET、纳米片场效应晶体管、一些其他合适类型的晶体管或前述的任何组合。

在一些实施例中，第三IC芯片104c处的每个栅极介电厚度小于或等于第二IC芯片104b处的每个栅极介电厚度，第二IC芯片104b处的每个栅极介电厚度小于或等于第一IC芯片104a处的每个栅极介电厚度。例如，第三IC芯片104c处的所有晶体管的栅极介电厚度小于或等于第二IC芯片104b处的所有晶体管中的最小栅极介电厚度，和/或第二IC芯片104b处的所有晶体管具有的栅极介电厚度小于或等于第一IC芯片104a处的所有晶体管之中的最小栅极介电厚度。

在一些实施例中，像素传感器102在第一IC芯片104a处具有仅一个栅极介电厚度，像素传感器102在第二IC芯片104b处具有仅一个或两个栅极介电厚度，并且ASIC 702在第三IC芯片104c处具有仅两个或更多个栅极介电厚度。第一IC芯片104a处的仅一个栅极介电厚度大于或等于第二IC芯片104b处的仅一个或两个栅极介电厚度之中的最大栅极介电厚度。此外，第二IC芯片104b处的仅一个或两个栅极介电厚度之中的最小栅极介电厚度大于或等于第三IC芯片104c处的仅两个或更多个栅极介电厚度之中的最大栅极介电厚度。

在一些实施例中，第一IC芯片104a具有仅一个栅极介电厚度，第二IC芯片104b具有仅一个或两个栅极介电厚度，并且第三IC芯片104c具有仅两个或更多个栅极介电厚度。第一IC芯片104a的仅一个栅极介电厚度大于或等于第二IC芯片104b的仅一个或两个栅极介电厚度之中的最大栅极介电厚度。此外，第二IC芯片104b的仅一个或两个栅极介电厚度之中的最小栅极介电厚度大于或等于第三IC芯片104c的仅两个或更多个栅极介电厚度之中的最大栅极介电厚度。

如上所述，ASIC 702可以具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。此外，像素传感器102可以在第二IC芯片104b处具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器102可以在第一IC芯片104a处具有的仅一个栅极介电厚度。因此，像素传感器102在第二IC芯片104b处具有的每个栅极介电厚度可以被说成是包含在像素传感器102在第一IC芯片104a处具有的仅一个栅极介电厚度和ASIC702在第三IC芯片104c处具有的最大栅极介电厚度之间。此外，在一些实施例中，第一IC芯片104a可以具有仅一个栅极介电层厚度，并且第二IC芯片104b处的每个栅极介电层厚度可以被说成是包含在仅一个栅极介电层厚度和第三IC芯片104c处的最大栅极介电层厚度之间。

参考图8，提供了图7的图像传感器的一些实施例的示意性截面图800，其中第一、第二和第三IC芯片104a-104c垂直堆叠。第一IC芯片104a位于图像传感器的顶部，第二IC芯片104b位于第一和第三IC芯片104a、104c之间。此外，图像传感器被配置为从图像传感器的顶部接收辐射802。

参考图9A-图9D，提供了图7的图像传感器的一些替代实施例的电路图900A-900D。

在图9A中，像素传感器102在第二IC芯片104b处具有仅两个栅极介电厚度，并且这些仅两个栅极介电厚度分别小于和等于像素传感器102在第一IC芯片104a处具有的仅一个栅极介电厚度。此外，第二IC芯片104b处的仅两个栅极介电厚度包括第一栅极介电厚度T1和第二栅极介电厚度T2。源极跟随晶体管120具有第二栅极介电厚度T2，而复位晶体管118和选择晶体管122具有第一栅极介电厚度T1。

另外，ASIC 702在第三IC芯片104c处具有仅两个栅极介电厚度，并且这些仅两个栅极介电厚度分别小于和等于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。此外，第三IC芯片104c处的仅两个栅极介电厚度包括分别在ASIC 702的n型和p型晶体管704n、704p处的第二栅极介电厚度T2和第三栅极介电厚度T3。

在图9B中，提供了图9A的变体，其中ASIC 702在第三IC芯片104c处具有的仅两个栅极介电厚度各自小于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。此外，第三IC芯片104c处的仅两个栅极介电厚度包括分别在ASIC 702处的n型和p型晶体管704n、704p处的第三栅极介电厚度T3和第四栅极介电厚度T4。

在图9C中，像素传感器102在第二IC芯片104b处具有仅一个栅极介电厚度，并且仅一个栅极介电厚度小于像素传感器102在第一IC芯片104a处具有的仅一个栅极介电厚度。此外，第二IC芯片104b处的仅一个栅极介电厚度包括第二栅极介电厚度T2，并且源极跟随晶体管120、复位晶体管118和选择晶体管122各自具有第二栅极介电厚度T2。

此外，ASIC 702在第三IC芯片104c处具有仅两个栅极介电厚度，并且这些仅两个栅极介电厚度各自小于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。此外，第三IC芯片104c处的仅两个栅极介电厚度包括分别在ASIC 702处的n型和p型晶体管704n、704p处的第三栅极介电厚度T3和第四栅极介电厚度T4。

在图9D中，像素传感器102包括关于图6描述的补充像素电路602。补充像素电路602电耦合在选择晶体管122和像素传感器102的输出OUT之间，并且是由第二晶体管110形成。注意，补充像素电路602处的省略号用于表示零个或多个附加的第二晶体管。

尽管图7和图9A-图9D示出了第一和第二IC芯片104a、104b的某些实施例，但图7和图9A-图9D中的第一和第二IC芯片104a、104b可以替代地是图1、图3A-图3C和图4-图6中的任何一个。此外，尽管ASIC 702被示为在第三IC芯片104c处具有仅两个栅极介电厚度，但是ASIC 702可以替代地具有三个或更多个栅极介电厚度。

参考图10，提供了包括如图1所示的多个像素传感器102的图像传感器的一些实施例的示意性截面图1000。换句话说，图1的像素传感器102重复，使得存在图1的像素传感器的多个实例或重复。在替代实施例中，像素传感器102各自与图3A-图3C和图4-图6中的任何一个相同。此外，第一和第二IC芯片104a、104b垂直堆叠。第一IC芯片104a在第二IC芯片104b上面，并且图像传感器被配置为从图像传感器的顶部接收辐射202。

参考图11，提供了图10的图像传感器的一些实施例的俯视布局图1100，其中多个像素传感器102位于多个行和多个列中。例如，图10的示意性截面图1000可以是沿图11中的线A-A'截取的。

多个行包括行R

参考图12，提供了包括各自如图9D所示的多个像素传感器102的图像传感器的一些实施例的示意性截面图1200。换句话说，图9D的像素传感器102重复，使得存在图1的像素传感器的多个实例或重复。在替代实施例中，像素传感器102各自与图7和图9A-图9C中的任何一个相同。此外，ASIC 702由像素传感器102共享。例如，像素传感器102和ASIC 702之间可以存在多对一的对应关系。此外，第一、第二、第三IC芯片104a、104b、104c垂直堆叠。第二IC芯片104b在第一和第三IC芯片104a、104c之间，并且图像传感器被配置为从图像传感器的顶部接收辐射802。

尽管关于图10的图像传感器描述了图11，但是应该理解，图11也适用于图12的图像传感器。例如，图12的示意性截面图1200可以是沿图11中的线A-A'截取的。

参考图13，提供了图1的图像传感器的一些实施例的示意性截面图1300，其中第一晶体管108具有第一栅极介电层1302，第一栅极介电层1302由覆盖且保护光电检测器106的保护层1304形成。保护层1304在容纳光电检测器106的第一半导体衬底1306的前侧1306fs上覆盖光电检测器106。保护层1304例如可以是或者包括氧化硅、氮化硅、高k电介质材料、一些其他合适的介电或前述的任何组合。例如，第一半导体衬底1306可以是单晶硅、硅锗和/或类似物的体衬底，或者一些其他合适类型的半导体衬底。

光电探测器106在第一半导体衬底1306中并且包括集电极区1308。集电极区1308对应于第一半导体衬底1306的掺杂区并且具有与第一半导体衬底1306的紧接周围区域相反的掺杂类型。例如，集电极区1308可以具有n掺杂类型，并且第一半导体衬底1306的紧接周围区域可以具有p掺杂类型，反之亦然。因此，集电极区1308的边界可以例如由PN结限定。在操作期间，光电探测器106接收来自第一半导体衬底1306的背侧1306bs的辐射，这导致集电极区1308中的电荷积累。

第一晶体管108在第一半导体衬底1306的前侧1306fs上并且部分地由前侧1306fs限定。此外，第一晶体管108包括第一栅电极1310、第一栅极介电层1302以及一对第一源极/漏极区1312。第一栅极介电层1302具有像素传感器102在第一IC芯片104a处仅具有的一个栅极介电厚度。因此，第一栅极介电层1302具有第一栅极介电厚度T1。此外，如上所述，第一栅极介电层1302由保护层1304形成。第一栅极介电层1302例如可以是或者包括氧化硅和/或一些其他合适的电介质。

第一栅电极1310与第一栅介电层1302堆叠并通过第一栅介电层1302与第一半导体衬底1306分离。此外，第一栅电极1310具有平坦的轮廓。在替代实施例中，第一栅电极1310具有一些其他合适的轮廓，其他合适的轮廓的示例在下文中示出。例如，第一栅电极1310可以是或者包括掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。

第一源极/漏极区1312在第一半导体衬底1306中并且通过位于第一栅电极1310下方的第一沟道区1314彼此分离。此外，第一源极/漏极区1312对应于共享共用的掺杂类型的第一半导体衬底1306的掺杂区。第一源极/漏极区1312中的一个由集电极区1308形成，而第一源极/漏极区1312中的另一个由浮动扩散节点FD形成。

在操作期间，可以偏置第一栅电极1310，使得第一沟道区1314导通。这导致集电极区1308处的累积电荷转移到浮动扩散节点FD。因此，如上所述，在本实施例中，第一栅电极1310更具体地是传输晶体管116。

参考图14A-图14D，提供了图13的图像传感器的一些替代实施例的示意性截面图1400A-1400D。

在图14A中，第一栅极介电层1302包括位于第一栅电极1310下方的保护层1304的部分，并且还包括在该部分上面的介电层1402。此外，保护层1304的厚度小于像素传感器102在第一IC芯片104a处具有的仅栅极介电厚度。例如，保护层1304的厚度小于第一栅极介电厚度T1。

在图14B中，省略保护层1304。相反，第一栅极介电层1302用于一个第一晶体管108。在替代实施例中，保护层1304保持覆盖保护光电检测器106并因此保护光电检测器106，但与第一栅极介电层1302间隔开。

在图14C中，保护层1304的由第一栅电极1310覆盖的部分的厚度大于保护层1304的未由第一栅电极1310覆盖的部分。因为保护层1304的由第一栅电极1310覆盖的部分形成第一栅极介电层1302，所以较大厚度对应第一栅极介电厚度T1。

在图14D中，集电极区1308掩埋在第一半导体衬底1306中。此外，第一栅电极1310具有底部突起，由此第一栅电极1310具有垂直伸长的轮廓。在一些实施例中，第一栅电极1310也可以称为垂直传输栅极。底部突起从第一栅电极1310的底部突出到第一半导体衬底1306的前侧1306fs中以靠近集电极区1308。此外，底部突起通过第一栅极介电层1302与第一半导体衬底1306分离。

尽管保护层1304的由第一栅电极1310覆盖的部分具有与保护层1304的未由第一栅电极1310覆盖的部分相同的厚度，但是在替代实施例中可以进行变化。例如，保护层1304的未由第一栅电极1310覆盖的部分可以具有比保护层1304的由第一栅电极1310覆盖的部分更小的厚度，如图14C所示。作为另一示例，可以省略保护层1304的未由第一栅电极1310覆盖的部分，如图14B所示。

尽管使用如图1中的第二晶体管110的实施例来说明图13和图14A-图14D的图像传感器，但是应当理解，在替代实施例中图3A-图3C和图4-图6的任何一个中的第二晶体管的实施例是适合的。此外，尽管图13和图14A-图14D的图像传感器示出为不具有图7和图9A-图9D中的第三IC芯片104c，但在替代实施例中图像传感器还可以包括图7和图9A-图9D的任何一个中的第三IC芯片104c。

参考图15，提供了图1的图像传感器的一些实施例的截面图1500。第一IC芯片104a在第二IC芯片104b上面并且包括容纳光电探测器106的第一半导体衬底1306。另外，第一IC芯片104a还包括第一晶体管108和第一互连结构1502，第一互连结构1502在第一半导体衬底1306的前侧上位于第一半导体衬底1306下方。第一晶体管108和光电检测器106例如可以如是关于图13所描述的。或者，第一晶体管108和光电检测器106可以如图14A-图14D中的任何一个。

第一互连结构1502在第一晶体管108下方且电耦合到第一晶体管108，并且包括在第一互连介电层1508中的多个第一导电布线1504和多个第一导电通孔1506。第一导电布线1504和第一导电通孔1506分别分组为交替堆叠的多个第一布线层级和多个第一通孔层级以限定从第一晶体管108引出的导电路径。注意，最接近第一半导体衬底1306的通孔层级也可以称为接触通孔层级，并且因此在该通孔层级的第一导电通孔1506也可以称为接触件或接触通孔。

第二IC芯片104b类似于第一IC芯片104a，并且包括第二半导体衬底1510、多个第二晶体管110和第二互连结构1512。注意，显示了第二晶体管110、复位晶体管118中的仅一个。其他第二晶体管在横截面图1500之外。此外，第二晶体管110和第二互连结构1512在第二半导体衬底1510的前侧位于第二半导体衬底1510上面。

第二晶体管110包括单独的第二栅电极1514、单独的第二栅极介电层1516和单独的一对第二源极/漏极区1518。第二栅电极1514分别与第二栅极介电层1516堆叠，第二栅极介电层1516将第二栅电极1514与第二半导体衬底1510分离。一对第二源极/漏极区1518在第二半导体衬底1510中，并且第二栅电极1514中的每个在相应对的第二源极/漏极区1518的第二源极/漏极区之间。

第二互连结构1512在第二晶体管110上面且电耦合到第二晶体管110，并且包括在第二互连介电层1524中的多个第二导电布线1520和多个第二导电通孔1522。第二导电布线1520和第二导电通孔1522分别分组为交替堆叠的多个第二布线层级和多个第二通孔层级以限定从第二晶体管110引出的导电路径。

如上所述，像素传感器102在第一IC芯片104a处具有仅一个栅极介电厚度，即第一栅极介电厚度Tl。此外，像素传感器102在第二IC芯片104b处具有仅一个栅极介电厚度，即第一栅极介电厚度T1。换言之，像素传感器102在第一和第二IC芯片104a、104b处具有的所有晶体管具有相同的栅极介电厚度。这使得像素传感器102能够按比例缩小而不损害光电检测器106的灵敏度。

在替代实施例中，第二IC芯片104b处的仅一个栅极介电厚度小于第一IC芯片104a处的仅一个栅极介电厚度。在替代实施例中，像素传感器102在第二IC芯片104b处具有仅两个或更多个栅极介电厚度，并且这些仅两个或更多个栅极介电厚度中的每个小于或等于第一IC芯片104a处具有的仅一个栅极介电厚度。

继续参考图15，第一接合结构1526在第一和第二IC芯片104a、104b之间，并且有助于在第一接合界面1528处将第一和第二IC芯片104a、104b接合在一起。例如，这种接合可以包括在接合界面处的金属对金属接合和介电对介电接合的组合。

第一和第二IC芯片104a、104b包括在第一接合界面1528处直接接触且接合在一起的单独的第一接合介电层1530，并且还包括在第一接合界面1528处直接接触和接合在一起的单独的第一接合焊盘1532。第一接合焊盘1532分别嵌入到第一接合介电层1530中，并且通过第一接合介电层1530中的第一接合通孔1534分别电耦合到第一和第二互连结构1502、1512。

背侧钝化层1536、滤色器1538和微透镜1540在第一半导体衬底1306背侧堆叠在第一IC芯片104a上方。背侧钝化层1536是电介质并且对辐射是透明的。滤色器1538位于背侧钝化层1536和微透镜1540之间。此外，滤色器1538被配置为透射第一颜色波长(例如，红色波长等)同时阻挡第二颜色波长。微透镜1540被配置为将入射辐射聚焦在光电探测器106上以提高量子效率。

参考图16A-图16C，提供了图15的图像传感器的一些替代实施例的截面图1600A-1600C。

在图16A中，复位晶体管118的单独的第二栅极介电层1516具有第二栅极介电层厚度T2，第二栅极介电层厚度T2小于像素传感器在第一IC芯片104a处具有的仅一个栅极介电层厚度(例如，第一栅极介电层厚度T1)。此外，在一些实施例中，图像传感器对应于图3A的电路图300A或图3C的电路图300C。

在图16B中，图像传感器是前侧照射的，而不是背侧照射的。此外，在一些实施例中，图像传感器对应于图3A的电路图300A或图3C的电路图300C。

第一半导体衬底1306和第一互连结构1502垂直翻转，第一互连结构1502设置在第一半导体衬底1306上方。另外，省略了背侧钝化层1536，前侧钝化层1602将滤色器1538与第一半导体衬底1502分离，并且衬底贯通孔(TSV)1604延伸穿过一半导体衬底1306。TSV 1604从第一互连结构1502延伸到第一接合结构1526以提供互连结构1502和第一接合结构1526之间的电耦合。此外，TSV 1604通过TSV介电层1606与第一半导体衬底1306分离。

在图16C中，图像传感器还包括在第二IC芯片104b下方且接合到第二IC芯片104b的第三IC芯片104c。此外，在一些实施例中，图像传感器对应于图7的电路图700。

第三IC芯片104c类似于第二IC芯片104b，并且包括第三半导体衬底1608、多个第三晶体管704和第三互连结构1610。注意，显示了第三晶体管704中的仅一个。其他第三晶体管在图16C的截面图1600C之外。此外，第三晶体管704和第三互连结构1610在第三半导体衬底1608的前侧位于第三半导体衬底1608上面。

第三晶体管704形成ASIC 702并且包括单独的第三栅电极1612、单独的第三栅极介电层1614和单独的第三源极/漏极区对1616。第三栅电极1612分别与第三栅极介电层1614堆叠，第三栅极介电层1614将第三栅电极1612与第三半导体衬底1608分离。一对第三源极/漏极区1616在第三半导体衬底1608中，并且第三栅电极1612中的每个在相应对的第三源极/漏极区1616的第三源极/漏极区之间。

第三互连结构1610在第三晶体管704上面且电耦合到第三晶体管704，并且还包括在第三互连介电层1622中的多个第三导电布线1618和多个第三导电通孔1620。第三导电布线1618和第三导电通孔1620分别分组为交替堆叠的多个第三布线层级和多个第三通孔层级以限定从第三晶体管704引出的导电路径。

如上所述，ASIC 702在第三IC芯片104c处具有仅两个或更多个栅极介电厚度。仅两个或更多个栅极介电厚度包括第一栅极介电厚度T1和在图16C的截面图1600C之外的至少一个其他栅极介电厚度。此外，仅两个或更多个栅极介电厚度中的每个小于或等于像素传感器102在第一和第二IC芯片104a、104b处具有的最小栅极介电厚度。

第二接合结构1624在第二和第三IC芯片104b、104c之间，并且有助于在第二接合界面1626处将第二和第三IC芯片104b、104c接合在一起。例如，这种接合可以包括在接合界面处的金属对金属接合和介电对介电接合的组合。第二和第三IC芯片104b、104c包括在第二接合界面1626处直接接触且接合在一起的单独的第二接合介电层1628。此外，第二和第三IC芯片104b、104c包括在第二接合界面1626处直接接触和接合在一起的单独的第二接合焊盘1630。第二接合焊盘1630分别嵌入到第二接合介电层1628中，并且通过第二接合介电层1628中的第二接合通孔1632分别电耦合到第二和第三互连结构1512、1610。

第三IC芯片104c处的第二接合通孔1632延伸到第三互连结构1610，而第二IC芯片104b处的第二接合通孔1632延伸到TSV 1634。TSV 1634从第二互连结构1512延伸穿过第二半导体衬底1510，并且通过TSV介电层1636与第二半导体衬底1510分离。

参考图17，提供了包括多个像素传感器102的图像传感器的一些实施例的截面图1700，每个像素传感器102如图15所示。此外，在第一IC芯片104a处，沟槽隔离结构1702延伸到第一半导体衬底1306的前侧以将像素传感器102彼此分离。沟槽隔离结构1702包括介电材料并且可以例如是浅沟槽隔离(STI)结构和/或深沟槽隔离(DTI)结构。

尽管使用图15中的像素传感器102的实施例来说明和描述图17的图像传感器，但是在替代实施例中图像传感器可以使用图16A-图16C中的任何一个的像素传感器102的实施例。此外，尽管图17的图像传感器被图示和描述为不具有图16C的第三IC芯片104c，但在替代实施例中图像传感器可以包括第三IC芯片104c。

参考图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29，提供了用于形成堆叠CMOS图像传感器的方法的一些实施例的一系列视图，其中像素传感器遍及多个IC芯片。例如，堆叠CMOS图像传感器可以对应于图16C的堆叠CMOS图像传感器或一些其他合适的图像传感器。

如图18、图19A、图19B和图20的视图所示，形成包括像素传感器的第一部分102a的第一IC芯片104a。像素传感器的第一部分102a在第一IC芯片104a处具有仅一个栅极介电厚度，第一栅极介电厚度T1。此外，像素传感器的第一部分102a具有的晶体管总数小于像素传感器具有的晶体管总数。例如，像素传感器的第一部分102a可以具有仅一个晶体管。

如图18的截面图1800所示，光电检测器106和浮动扩散节点FD形成在第一半导体衬底1306中。光电检测器106和浮动扩散节点FD彼此横向分离，并且光电检测器106包括集电极区1308。集电极区1308和浮动扩散节点FD对应于第一半导体衬底1306的掺杂区，并且共享与第一半导体衬底1306的紧接周围部分的掺杂类型相反的共用掺杂类型。因此，集电极区1308和浮动扩散节点FD的边界可以由PN结划分。

同样由图18的截面图1800示出，沉积保护层1304和第一栅电极层1802覆盖第一半导体衬底1306的前侧1306fs。保护层1304是电介质并且将第一栅电极层1802与第一半导体衬底1306分离。保护层1304可以例如是或者包括氧化硅、一些其他合适的氧化物、高k电介质、一些其他合适的电介质或前述的任何组合。第一栅电极层1802是导电的并且例如可以是或者包括掺杂的多晶硅、金属、一些其他合适的导电材料或前述的任何组合。

如图19A的截面图1900A和图19B的电路图1900B所示，图案化第一栅电极层1802以形成第一栅电极1310。第一栅电极1310横向位于集电极区1308和浮动扩散节点FD之间。另外，第一栅电极1310通过保护层1304的部分与第一半导体衬底1306分离，保护层1304也可以称为第一栅极介电层1302并且具有第一栅极介电厚度T1。

第一栅电极1310和第一栅极介电层1302与集电极区1308和浮动扩散节点FD一起形成第一晶体管108。集电极区1308和浮动扩散节点FD用作第一晶体管108的一对第一源极/漏极区1312。因此，在使用第一晶体管108期间，根据第一晶体管108的栅极-源极电压是否高于或低于阈值电压，从集电极区1308到浮动扩散节点FD形成导电沟道。例如，导电沟道可以用于将在集电极区1308中积累的电荷转移到浮动扩散节点FD。因此，第一晶体管108也可以称为传输晶体管116。

第一栅电极层1802的图案化可以例如通过光刻/蚀刻工艺或一些其他合适的图案化工艺来执行。例如，光刻/蚀刻工艺可以包括在第一栅电极层1802上方形成掩模并且在掩模就位的情况下对第一栅电极层1802进行蚀刻。蚀刻示出为在蚀刻到保护层1304之前停止。然而，蚀刻可以替代地部分或完全蚀刻穿过保护层1304。

如图20的截面图2000所示，第一互连结构1502形成在第一晶体管108和浮动扩散节点FD上方并且电耦合到第一晶体管108和浮动扩散节点FD。第一互连结构1502包括第一互连介电层1508中的多个第一导电布线1504和多个第一导电通孔1506。第一导电布线1504和第一导电通孔1506分别分组为交替堆叠的多个第一导电布线层级和多个第一通孔层以限定导电路径。

同样由图20的截面图2000示出，第一接合子结构1526a形成在第一互连结构1502上。第一接合子结构1526a包括在第一接合介电层1530中的第一接合焊盘1532和第一接合通孔1534。第一接合焊盘1532和第一接合介电层1530形成共用接合表面，并且第一接合通孔1534从第一接合焊盘1532延伸到第一互连结构1502。

如图21、图22A和图22B的视图所示，形成包括像素传感器的第二部分102b的第二IC芯片104b。像素传感器的第二部分102b具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器的第一部分102a具有的仅一个栅极介电厚度。例如，像素传感器的第二部分102b在第二IC芯片104b处可以具有仅一个或两个栅极介电厚度，包括第一栅极介电厚度T1。此外，像素传感器的第二部分102b具有的晶体管总数小于像素传感器102具有的晶体管总数，并且在一些实施例中，大于像素传感器的第一部分102a具有的晶体管总数。例如，像素传感器的第一部分102a可以具有仅一个晶体管，而像素传感器的第二部分102b可以具有仅三个或更多个晶体管。

如图21的截面图2100所示，多个第二晶体管110形成在第二半导体衬底1510的前侧1510fs上。注意，显示了第二晶体管110、复位晶体管118中的仅一个。然而，在下文的图22B中示出附加的第二晶体管(例如，选择晶体管和源极跟随晶体管)。第二晶体管110包括单独的第二栅电极1514、单独的第二栅极介电层1516和单独的一对第二源极/漏极区1518。第二栅电极1514分别与第二栅极介电层1516堆叠，第二栅极介电层1516将第二栅电极1514与第二半导体衬底1510分离。此外，每个第二栅极介电层1516的厚度小于或等于像素传感器的第一部分102a仅具有的栅极介电厚度。例如，复位晶体管118的第二栅极介电层1516可以具有第一栅极介电厚度T1。一对第二源极/漏极区1518在第二半导体衬底1510中，并且第二栅电极1514中的每个在相应对的第二源极/漏极区1518的第二源极/漏极区之间。

如图22A的截面图2200A和图22B的电路图2200B所示，第二互连结构1512和第二接合子结构1526b形成堆叠在第二晶体管110上方并且电耦合到第二晶体管110。第二互连结构1512包括在第二互连介电层1524中的多个第二导电布线1520和多个第二导电通孔1522。第二导电布线1520和第二导电通孔1522分别分组为交替堆叠的多个第二导电布线层和多个第二通孔层以限定导电路径。第二接合子结构1526b在第二互连结构1512上面并且电耦合到第二互连结构1512。此外，第二接合子结构1526b与描述的第一接合子结构1526a一样，除了第一接合通孔1534从第一接合焊盘1532延伸到第二互连结构1512。

着眼于图22B的电路图2200B，多个第二晶体管110包括通过第二互连结构1512(例如见图22A)电互连的复位晶体管118、源极跟随晶体管120和选择晶体管122。源极跟随晶体管120和选择晶体管122串联电耦合。此外，复位晶体管118具有电耦合(例如，电短接)到源极跟随晶体管120的栅电极的源极/漏极区。

如图23A的截面图2300A和图23B的电路图2300B所示，图20的第一IC芯片104a垂直翻转，并且在第一接合界面1528处接合到图22A和图22B的第二IC芯片104b。由图20处的像素传感器102的第一部分102a并且由图22A和图22B处的像素传感器102的第二部分102b接合形成像素传感器102。

因为像素传感器102跨第一和第二IC芯片104a、104b分布，所以像素传感器102在第一IC芯片104a处具有的晶体管比它原本具有的晶体管少。例如，代替在第一IC芯片104a处具有四个晶体管，像素传感器102可以在第一IC芯片104a处具有仅一个晶体管。这继而允许像素传感器102在第一IC芯片104a处按比例缩小，而无需按比例缩小光电检测器106。此外，因为像素传感器102在第一IC芯片104a处具有仅一个栅极介电厚度(例如，第一栅极介电厚度T1)，因此与其他情况相比，降低了形成第一晶体管108的复杂性。这样，可以更容易地按比例缩小第一晶体管108。这继而进一步允许像素传感器102在第一IC芯片104a处按比例缩小，而无需按比例缩小光电检测器106。

因为光电检测器106相对较大并且位于第一IC芯片104a处而不是位于第二IC芯片104b处，所以第一IC芯片104a处的像素传感器102的部分可能是限制像素传感器102按比例缩小的因素。因此，按比例缩小第一IC芯片104a处的像素传感器102可能具有按比例缩小整个像素传感器102的效果。因为可以按比例缩小像素传感器102而不按比例缩小光电检测器106，如上所述，即使在小尺寸下，像素传感器102的性能可以很高。

如图24的截面图2400所示，垂直翻转图23A和图23B的实施例，并且从第二半导体衬底1510的背侧1510bs减薄第二半导体衬底1510。可以例如通过化学机械抛光(CMP)等来执行减薄。

同样由图24的截面图2400所示，形成从第二半导体衬底1510的背侧1510bs穿过第二半导体衬底1510到第二互连结构1512的TSV 1634。此外，TSV 1634形成为通过TSV介电层1636与第二半导体衬底1510和第二互连介电层1524分离。

如图25的截面图2500所示，第三接合子结构1624a形成在第二半导体衬底1510的背侧1510bs上。第三接合子结构1624a包括第二接合介电层1628中的第二接合焊盘1630和第二接合通孔1632。第二接合焊盘1630和第二接合介电层1628形成共用的接合表面，并且第二接合通孔1632从第二接合焊盘1630延伸到TSV 1634。

如图26、图27A和图27B的视图所示，形成包括ASIC 702的第三IC芯片104c。ASIC702具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器102具有的仅一个、两个或更多个栅极介电厚度之中的最小栅极介电厚度。例如，ASIC702在第三IC芯片104c处具有仅两个或更多个栅极介电厚度，包括第一栅极介电厚度T1。

如图26的截面图2600所示，多个第三晶体管704形成在第三半导体衬底1608的前侧1608fs上。注意，显示了第三晶体管704中的仅一个。然而，随后在图27B中显示附加的第三晶体管。第三晶体管704包括单独的第三栅电极1612、单独的第三栅极介电层1614和单独一对的第三源极/漏极区1616。第三栅电极1612分别与第三栅极介电层1614堆叠，第三栅极介电层1614将第三栅电极1612与第三半导体衬底1608分离。此外，每个第三栅极介电层1614具有的厚度小于或等于像素传感器102在第二IC芯片104b处具有的最小栅极介电厚度。例如，所示的第三晶体管704的第三栅极介电层1614可以具有第一栅极介电厚度T1。一对第三源极/漏极区1616在第三半导体衬底1608中，第三栅电极1612中的每个在相应对的第三源极/漏极区1616的第三源极/漏极区之间。

如图27A的截面图2700A和图27B的电路图2700B所示，第三互连结构1610和第四接合子结构1624b形成堆叠在第三晶体管704上方并电耦合到第三晶体管704。第三互连结构1610包括在第三互连介电层1622中的多个第三导电布线1618和多个第三导电通孔1620。第三导电布线1618和第三导电通孔1620分别分组为交替堆叠的多个第三导电布线层和多个第三通孔层以限定导电路径。第四接合子结构1624b在第三互连结构1610上面并且与描述的第三接合子结构1624a一样，除了第二接合通孔1632从第二接合焊盘1630延伸到第三互连结构1610。

着眼于图27B的电路图2700B，多个第三晶体管704包括至少一个n型晶体管704n和至少一个p型晶体管704p。注意，ASIC702处的省略号用于表示零个或多个附加的第三晶体管。此外，n型和p型晶体管704n、704p分别具有第二和第一栅极介电厚度T2、T1。

如图28A的截面图2800A和图28B的电路图2800B所示，图25的结构垂直翻转并且在第二接合界面1626处接合到图27A和图27B的第三IC芯片104c。接合将像素传感器102电耦合到ASIC 702。

如图29的截面图2900所示，从第一半导体衬底1306的背侧1306bs减薄第一半导体衬底1306。可以例如通过CMP等来执行减薄。

同样如图29的截面图2900所示，背侧钝化层1536、滤色器1538和微透镜1540在第一半导体衬底1306的背侧1306bs形成堆叠在第一IC芯片104a上方。背侧钝化层1536是电介质并且对入射辐射是透明的。滤色器1538位于背侧钝化层1536和微透镜1540之间。此外，滤色器1538被配置为透射第一颜色波长而阻挡第二颜色波长。微透镜1540被配置为将入射辐射聚焦在光电探测器106上。

尽管参照方法描述了图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29，但应当理解，这些附图中所示的结构不限于方法而是可以独立于方法。尽管图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29被描述为一系列动作，但应当理解，在其他实施例中可以改变动作的顺序。尽管图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29被图示和描述为一组特定的动作，但在其他实施例中可以省略所描述和/或图示的一些动作。此外，在其他实施例中可以包括未图示和/或描述的动作。

尽管图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29示出了形成具有某些栅极介电厚度的图像传感器，但其他栅极介电厚度是可以接受的。例如，第一、第二和第三IC芯片104a-104c的栅极介电厚度可以可选地根据上述实施例中的任何一个形成，诸如关于图1、图2、图3A-图3C、图4-图8、图9A-图9D、图10-图13、图14A-图14D、图15、图16A-图16C和图17描述的那些实施例。此外，图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29示出了形成图像传感器的单个像素传感器102，但应当理解可以同时形成像素传感器102的多个实例。例如，这些多个实例可以形成为网格图案，例如在图10-图12中所见。

参考图30，提供了图18、图19A、图19B、图20、图21、图22A、图22B、图23A、图23B、图24-图26、图27A、图27B、图28A、图28B和图29的方法的一些实施例的框图3000。

在3002处，形成包括像素传感器的第一部分的第一IC芯片，其中像素传感器的第一部分具有仅一个栅极介电厚度。例如见图18、图19A、图19B和图20。例如，这种形成可以包括：1)在3002a处，在第一半导体衬底中形成光电探测器(例如见图18)；2)在3002b处，沉积覆盖第一半导体衬底的前侧的保护层和第一栅电极层(例如见图18)；3)在3002c处，图案化第一栅电极层以形成第一晶体管，第一晶体管邻接光电检测器并且具有仅栅极介电厚度(例如见图19A和图19B)；4)在3002d处，形成覆盖并电耦合到第一晶体管的第一互连结构(例如见图20)。

在3004处，形成包括像素传感器的第二部分的第二IC芯片，其中像素传感器的第二部分包括多个第二晶体管并且具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器的第一部分具有的仅一个栅极介电厚度。例如见图21、图22A和图22B。

在3006处，第一和第二IC芯片在第一接合界面处接合在一起。例如见图23A和图23B。

在3008处，形成TSV，TSV延伸穿过第二IC芯片的第二半导体衬底到第二半导体结构的前侧上的第二IC芯片的第二互连结构。例如见图24。

在3010处，形成接合结构，接合结构覆盖并电耦合到第二半导体结构背侧上的TSV。例如见图25。

在3012处，形成包括ASIC的第三IC芯片，其中ASIC包括多个第三晶体管并且具有仅一个、两个或更多个栅极介电厚度，仅一个、两个或更多个栅极介电厚度中的每个小于或等于像素传感器的第二部分具有仅一个、两个或更多个栅极介电厚度中的每个。例如见图26、图27A和图27B。

在3014处，第二和第三IC芯片在第二接合界面处接合在一起。例如见图28A和图28B。

在3016处，从第一半导体衬底的背侧减薄第一半导体衬底。例如见图29。

在3018处，背侧钝化层、滤色器和微透镜形成堆叠在第一半导体衬底背侧上的第一IC芯片上方。例如见图29。

尽管图30的框图3000在本文中被图示和描述为一系列动作或事件，但应当理解，这些动作或事件的图示顺序不应被解释为限制性意义。例如，一些动作可以以不同的顺序发生和/或与除了本文所示和/或描述的那些之外的其他动作或事件同时发生。此外，实施本文描述的一个或多个方面或实施例可能不需要所有图示的动作，并且本文描述的一个或多个动作可以在一个或多个单独的动作和/或阶段中执行。

在一些实施例中，本公开提供了一种图像传感器，包括：第一集成电路(IC)芯片；第二IC芯片，与第一IC芯片堆叠；以及像素传感器，遍及第一IC芯片和第二IC芯片，其中，像素传感器包括第一IC芯片中的第一晶体管和光电探测器，并且还包括第二IC芯片中的多个第二晶体管；其中，第一晶体管包括具有第一厚度的栅极介电层，并且其中，第二晶体管包括具有小于或等于第一厚度的第二厚度的单独的栅极介电层。在一些实施例中，像素传感器是4T APS。在一些实施例中，像素传感器在第一IC芯片中具有仅一个晶体管，并且在第二IC芯片中具有仅三个或更多个晶体管。在一些实施例中，第二厚度中的每个小于第一厚度。在一些实施例中，多个第二晶体管包括复位晶体管、源极跟随晶体管和选择晶体管，其中，源极跟随晶体管和选择晶体管串联电耦合，并且其中，源极跟随晶体管的栅电极与复位晶体管的源极/漏极区和第一晶体管的源极/漏极区电短接。在一些实施例中，像素传感器在多个行和多个列中重复，并且其中，像素传感器的重复是不重叠的。在一些实施例中，像素传感器具有仅一个光电探测器。在一些实施例中，像素传感器具有包括光电检测器的多个光电检测器以及包括第一晶体管的多个第一晶体管，并且其中，第一晶体管与光电检测器一一对应并且电耦合到共用节点。

在一些实施例中，本公开提供了另一种图像传感器，包括：第一半导体衬底；光电探测器和第一晶体管，在第一半导体衬底上邻接；第二半导体衬底；多个第二晶体管，位于第二半导体衬底上；第三半导体衬底，与第一半导体衬底和第二半导体衬底堆叠，使得第二半导体衬底位于第一半导体衬底和第三半导体衬底之间并且与第一半导体衬底和第三半导体衬底间隔开；以及多个第三晶体管，位于第三半导体衬底上；其中，光电检测器以及第一晶体管和第二晶体管形成像素传感器，并且其中，第二晶体管的每个栅极介电厚度包含在第一晶体管的栅极介电厚度和第三晶体管之中的最大栅极介电厚度之间。在一些实施例中，第三晶体管形成电耦合到像素传感器的ASIC。在一些实施例中，第二晶体管的每个栅极介电厚度小于第一晶体管的栅极介电厚度。在一些实施例中，第三晶体管之中的最大栅极介电厚度小于第二晶体管的每个栅极介电厚度。在一些实施例中，像素传感器在第二半导体衬底处具有仅两个不同的栅极介电厚度。在一些实施例中，多个第二晶体管包括源极跟随晶体管，其中，源极跟随晶体管的栅电极与第一晶体管的源极/漏极区电短接，并且其中，源极跟随晶体管的栅极介电厚度小于第一晶体管的栅极介电厚度。

在一些实施例中，本发明提供了一种图像传感器的形成方法，该方法包括：形成第一IC芯片，其中，形成包括：在第一衬底中形成光电探测器；在第一衬底上、与光电检测器相邻形成第一晶体管，其中，光电检测器和第一晶体管形成第一像素传感器部分；形成覆盖第一晶体管和光电探测器并且进一步电耦合到第一晶体管的第一互连结构；形成第二IC芯片，其中形成第二IC芯片包括：在第二衬底上形成多个第二晶体管，其中第二晶体管形成第二像素传感器部分；和形成覆盖并且电耦合到第二晶体管的第二互连结构；将第一IC芯片和第二IC芯片接合在一起，使得第一像素传感器部分和第二像素传感器部分堆叠并且电耦合在一起以形成像素传感器；其中，第一晶体管包括具有第一厚度的栅极介电层，并且其中，第二晶体管包括具有小于或等于第一厚度的第二厚度的单独的栅极介电层。在一些实施例中，第一晶体管的形成包括：沉积覆盖光检测器并具有第一厚度的介电保护层；沉积覆盖介电保护层的栅电极层；以及对栅电极层进行图案化，以形成通过介电保护层与第一衬底分隔开的栅电极；其中，介电保护层在接合之后保持覆盖光电探测器。在一些实施例中，接合通过其中第一IC芯片和第二IC芯片各自的金属焊盘在界面处接合在一起并且第一IC芯片和第二IC芯片各自的介电层在界面处接合在一起的接合来执行。在一些实施例中，第一厚度从第一晶体管的栅电极延伸到第一衬底。在一些实施例中，该方法还包括：形成第三IC芯片，其中形成第三IC芯片包括：在第三衬底上形成多个第三晶体管，其中，第三晶体管包括具有小于或等于第一厚度和第二厚度中的每个的第三厚度的单独的栅极介电层；和形成覆盖第三晶体管的第三互连结构，其中，第三晶体管和第三互连结构形成ASIC；以及，将第二IC芯片和第三IC芯片接合在一起，使得第二IC芯片在第一IC芯片和第三IC芯片之间并且使得ASIC电耦合到像素传感器。在一些实施例中，形成第一IC芯片包括形成以网格图案布置的第一像素传感器部分的多个实例，其中，形成第二IC芯片包括形成以网格图案布置的第二像素传感器部分的多个实例，并且其中，第二像素传感器部分的多个实例与第一像素传感器部分的多个实例一一对应。

上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。