用于形成堆叠式FET器件的方法

技术领域

本公开涉及用于形成堆叠式场效应晶体管(FET)器件(例如互补场效应晶体管CFET器件)的方法。

背景技术

互补场效应晶体管(CFET)器件是具有互补的一对FET的晶体管器件，该互补的一对FET堆叠在彼此的顶部(例如，堆叠在pFET底部器件的顶部上的nFET器件，或反之)。与pFET和nFET的传统并排布置相比，CFET允许减小的占地面积。由CFET提供的两个器件级(例如“2级中间工序/MOL”)进一步允许(例如在后道工序/BEOL中)减少的布线层的使用。因此，CFET有助于实现面积高效的电路系统。

可以使用单片办法和顺序办法来形成CFET器件。“单片”CFET可包括与顶部器件和底部器件在物理上和电气上共用的栅极电极(即单片栅极电极)。同时,“顺序CFET”允许顶部器件和底部器件使用分开的栅极电极。

在某些类型的电路单元中，具有电连接的栅极是合乎需要的。在顺序CFET的情况下，这可以通过连接顶部FET和底部FET的栅极的短垂直顶部-到-底部-栅极-通孔来实现。然而，形成此类连接可能会带来复杂性。因此，需要改进形成具有电连接的顶部栅极电极和底部栅极电极的顺序CFET的方式。

发明内容

本发明构思的目的是解决这一需要，并提供一种用于形成具有共用栅极的堆叠式场效应晶体管器件(例如顺序CFET)的经改进方法。

根据本发明构思的一方面，提供了一种用于形成堆叠式场效应晶体管(FET)器件的方法。该方法包括：

形成底部FET器件，该底部FET器件包括源极、漏极、源极和漏极之间的至少一个沟道层以及沿该至少一个沟道层布置的底部栅极电极；

在底部FET器件上方形成接合层；以及

在接合层上形成顶部FET器件，其中形成顶部FET器件包括：

形成器件层结构，该器件层结构包括沟道半导体材料的至少一个沟道层以及在该至少一个沟道层上方的牺牲半导体材料的顶部牺牲层；

将顶部牺牲层替换成介电虚设材料的虚设层；

在替换顶部牺牲层之后，在器件层结构旁边形成栅极-到-栅极触点沟槽，该栅极-到-栅极触点沟槽暴露底部栅极电极的顶表面，其中形成栅极-到-栅极触点沟槽包括蚀刻接合层；

沉积栅极电极材料以沿至少一个沟道层形成顶部栅极电极以及在栅极-到-栅极触点沟槽中形成栅极-到-栅极触点；以及

形成顶部FET器件的源极和漏极；

其中形成顶部FET器件还包括：

在替换顶部牺牲层之后并且在蚀刻接合层之前，共形地沉积栅极电介质，其中形成顶部FET器件还包括在自顶向下的方向上回蚀栅极电介质并随后蚀刻接合层；或者

在替换顶部牺牲层并蚀刻接合层之后，共形地沉积栅极电介质，其中形成顶部FET器件还包括在沉积栅极电极材料之前在自顶向下的方向上回蚀栅极电介质。

本发明的用于形成堆叠式FET器件的方法实现了形成栅极-到-栅极触点的经改进方式。具体而言，它可以降低损坏顶部FET器件的最顶部沟道层的风险。这是因为虚设层可以例如在接合层的蚀刻和栅极电介质的蚀刻期间充当蚀刻掩模，从而抵消对布置在虚设层下方的顶部FET器件的一个或多个沟道层的蚀刻虚设层尤其可以抵消对一个或多个沟道层中的最顶部沟道层以及其上的栅极电介质部分的蚀刻。

栅极电介质的共形沉积便于高质量膜的沉积，具有均匀厚度和在任何方向上的表面(例如包括物理上暴露但沿自顶向下方向看起来被隐藏的、器件层结构的垂直取向的侧表面以及器件层结构的任何水平取向的表面)的可靠覆盖。因此，由于共形沉积的这一特性，该方法包括在自顶向下方向(例如，在自顶向下方向上各向异性地)回蚀栅极电介质以促进顶部栅极电极和底部栅极电极之间的电接触的步骤。换言之：通过在自顶向下方向上回蚀栅极电介质，可以去除沉积在器件层结构的顶部上和旁边的水平取向的表面上的栅极电介质部分。栅极电介质的这些部分在下文中可被表示为“栅极电介质的水平取向层部分”。栅极电介质(其被理解为与介电虚设材料不同的材料)尤其可以相对于虚设层的虚设材料被选择性地蚀刻，即以比虚设材料更大的速率蚀刻。

根据该方法，可以在蚀刻接合层之前沉积栅极电介质。在这一情形中，可以在器件层结构和接合层上方沉积栅极电介质，其中形成栅极-到-栅极触点沟槽可包括(在自顶向下的方向上)回蚀栅极电介质并随后蚀刻接合层。因此，可以去除器件层结构旁边的接合层上的栅极电介质部分，以暴露接合层的上表面，其随后可被蚀刻。栅极电介质的蚀刻还可导致虚设层上的栅极电介质部分的蚀刻。由于虚设层不会形成顶部FET器件的电活性部分，因此虚设层上的栅极电介质的存在不是正确器件操作所必需的。此外，在栅极电介质的(自顶向下)蚀刻和接合层的蚀刻期间，虚设层以及其上的栅极电介质部分可以掩蔽至少一个沟道层及其上的栅极电介质部分。

另选地，根据该方法，可以在蚀刻接合层之后沉积栅极电介质。在这一情形中，栅极电介质可被沉积在器件层结构上方并且被沉积在接合层中蚀刻的沟槽中，其中该方法可包括(在自顶向下的方向上)回蚀栅极电介质，以从接合层中被蚀刻的沟槽的底表面去除栅极电介质部分，并且随后沉积栅极电极材料。在接合层中蚀刻的沟槽可以是(最终)栅极-到-栅极触点沟槽，其中可以从底部栅极电极的上表面去除栅极电介质部分。沟槽可另选地(如下文实施例中所述)是在接合层中蚀刻以暴露封盖层的上表面的初步沟槽，其中可以从封盖层的下表面去除栅极电介质部分。

在形成栅极-到-栅极触点沟槽的掩模方法期间，即当使用蚀刻掩模来限定栅极-到-栅极触点沟槽的位置时，该方法可能是有利的，其中掩模的未对准否则可能导致器件层结构暴露于蚀刻。然而，它在非掩模方法中也是有利的，其中虚设层可以用作蚀刻掩模，使得栅极-到-栅极触点沟槽可以被蚀刻成与顶部FET器件的器件层结构自对准。换言之，在这两种办法中，可以实现形成栅极-到-栅极触点沟槽的更好精度。

由于虚设层由介电虚设材料形成，所以虚设层对顶部FET器件的电性能的影响可以最小化。

首先将牺牲半导体材料的牺牲层形成为至少一个沟道层顶部的层，然后在稍后的步骤中将牺牲层替换成具有与牺牲半导体材料不同属性的介电虚设材料的虚设层的工艺可以是有利的，这在于该方法可以与通常形成常规顺序CFET制造的工艺步骤相组合，而没有引入相关于这些工艺步骤的进一步复杂性，例如鳍图案化、替换金属栅极工艺的栅极间隔物蚀刻，并且鳍开槽可以按常规方式进行。

措辞“堆叠式场效应晶体管器件”由此是指包括底部FET器件和堆叠在底部FET器件顶部的顶部FET器件的器件。更具体而言，顶部FET器件可以被布置在底部FET器件的正上方。“正上方”在此被理解为底部FET器件和顶部FET器件的相对布置，使得底部FET器件和顶部FET器件的相应源极和漏极以及底部和顶部栅极电极与共同的几何垂直平面相交。堆叠式FET器件可以是所谓的互补FET器件。换言之，底部FET器件可以是第一导电类型(例如n型)，而顶部FET器件可以是堆叠在底部FET器件的顶部的第二相反导电类型(例如p型)。

措辞“接合层”在此是指布置在顶部FET器件和底部FET器件之间的层或复合层结构，用于将顶部FET器件和底部FET器件接合在一起。接合层可包括一层或多层绝缘材料，例如不同的绝缘材料。.栅极-到-栅极触点因此可以形成桥接(绝缘)接合层的栅极-到-栅极连接。

措辞在源极和漏极“之间”的至少一个沟道层是指该至少一个沟道层在源极和源极之间延伸并连接源极和漏极。更具体而言，该至少一个沟道层可以是水平取向的沟道层，例如在水平方向上在源极和漏极之间延伸。

诸如“顶部”、“底部”、“下部”、“垂直”、“堆叠在顶部”、“旁边”、“上方”、“横向”和“水平”之类的相对空间术语被用于指示在堆叠式FET器件的参照系内的位置或方向。具体而言，“顶部”、“底部”、“下部”、“垂直”和“堆叠在顶部”可以相关于堆叠式FET器件的自底向上方向(即，从底部FET器件朝向顶部FET器件的方向)来理解，或者等同地相关于在其上形成堆叠式FET器件的基板(具体而言是基板的主延伸平面)的法线方向来理解。相应地，术语“水平”和“横向”可以理解为横向于自底向上方向(即相关于/沿基板(的主延伸平面))的位置或取向。

“在至少一个沟道层上方，顶部牺牲层”中的措辞“上方”因此是指顶部牺牲层覆盖或交叠至少一个沟道层，如沿自顶向下方向观察的。更具体而言，顶部牺牲层可以与至少一个沟道层的整个顶表面交叠。

措辞“共形沉积”在此是指导致共形地生长的层或膜的沉积工艺。共形沉积可以使用原子层沉积(ALD)加工工艺实现。

将顶部牺牲层替换成虚设层可包括：

相对于该至少一个沟道层选择性地去除顶部牺牲层，以及

在通过去除顶部牺牲层而形成的空间中沉积介电虚设材料。

如本文所使用的，与层或材料的“去除”或“蚀刻”相结合的术语“选择性”要被理解为通过选择性蚀刻工艺来去除该层或该材料，其中待选择性地去除/蚀刻的层或材料的去除速率/蚀刻速率超过暴露于该蚀刻工艺的至少一个其他层或材料的去除速率/蚀刻速率。相应地，可以通过选择性地蚀刻牺牲半导体材料来去除顶部牺牲层。

可以共形地沉积介电虚设材料以填充通过去除顶部牺牲层而形成的空间。该方法还可以包括通过各向同性蚀刻介电虚设材料来去除沉积在所述空间外部的介电虚设材料。

通过共形地沉积介电虚设材料，介电虚设材料可以可靠地填充通过去除顶部牺牲层而形成的空间，即使该空间可以从上方被覆盖。可以继续沉积介电虚设材料，直到该空间被介电虚设材料夹断/封闭。随后的各向同性蚀刻允许去除沉积在空间外部的介电虚设材料部分，使得离散虚设层保留在器件层结构的该至少一个沟道层上方。

其中形成顶部FET器件还可包括：

在替换顶部牺牲层之后，通过去除跨器件层结构延伸的虚设栅极，在栅极沟槽中暴露所述器件层结构；

其中栅极电介质随后被共形地沉积在栅极沟槽中，以及

其中可以在栅极沟槽中进行接合层和栅极电介质的上述蚀刻。

该方法可以例如包括在蚀刻接合层之前，在栅极沟槽中共形地沉积栅极电介质，其中形成栅极-到-栅极触点沟槽可包括回蚀(即，自顶向下)沉积在器件层结构旁边的栅极沟槽的底表面上的栅极电介质。

因此，可以在栅极沟槽内(例如在替换金属栅极工艺期间)执行虚设层对顶部牺牲层的替换。

该方法可以包括在替换顶部牺牲层之前跨器件层结构形成虚设栅极。虚设栅极可以被绝缘层包围，其中栅极沟槽可以延伸穿过绝缘层。

形成栅极-到-栅极触点沟槽可包括蚀刻栅极沟槽中的栅极电介质，并随后蚀刻器件层结构的每一侧上的接合层。

形成器件层结构可包括：

通过图案化包括该至少一个沟道层和顶部牺牲层的初始器件层结构，在接合层上形成鳍结构，

形成跨鳍结构延伸的虚设栅极；以及

在虚设栅极的两侧处将鳍结构开槽以形成器件层结构；

并且其中替换顶部牺牲层可包括通过从器件层堆叠的相对端表面蚀刻顶部牺牲层来相对于该至少一个沟道层选择性地去除所述顶部牺牲层(134)，端表面由鳍结构的开槽来限定。

因此，可以在该至少一个沟道层(中的最顶部的一个沟道层)和虚设栅极之间限定空间，随后可以(例如通过共形沉积)用介电虚设材料填充该空间。

虚设材料可以由与接合层的材料不同的介电材料形成。

这允许虚设材料在形成栅极-到-栅极触点沟槽期间充当蚀刻掩模。换言之，可以相对于虚设材料的介电材料选择性地蚀刻接合层。

虚设材料还可以由与栅极电介质的材料不同的介电材料形成。

底部FET器件可包括位于底部栅极电极的顶部的封盖层，其中封盖层可以由不同于虚设材料的介电材料形成，并且其中形成栅极-到-栅极触点沟槽还可包括蚀刻封盖层。

相应地，形成栅极-到-栅极触点沟槽可以包括通过蚀刻接合层来在接合层中形成初步(栅极-到-栅极触点)沟槽，并且随后通过经由接合层中的初步沟槽进一步蚀刻封盖层来形成(最终)栅极-到-栅极触点沟槽。具有与底部FET器件的封盖层不同的虚设材料可以允许虚设层也在封盖层的蚀刻期间掩蔽顶部FET器件中的至少一个下方沟道层。

形成顶部FET器件还可包括在沉积栅极电介质之后，在栅极电介质上共形地沉积功函数金属，其中形成顶部FET器件还可包括在自顶向下的方向上蚀刻功函数金属并随后蚀刻栅极电介质。因此可以避免在底部栅极电极和栅极-到-栅极触点之间存在功函数金属，这本来可往往导致增加栅极-到-栅极触点电阻。从以上讨论中可以理解，功函数金属可以像栅极介电层一样在蚀刻接合层之前或之后被沉积。相应地，关于栅极介电层的自顶向下蚀刻的上述详细讨论可以相应地应用于功函数金属的自顶向下蚀刻。

器件层结构可包括布置在该至少一个沟道层上的下部牺牲层，其中顶部牺牲层可以布置在该下部牺牲层上，其中顶部牺牲层可以由第一牺牲半导体材料形成而下部牺牲层可以由与第一牺牲半导体材料和沟道半导体材料不同的第二牺牲半导体材料形成，并且其中形成顶部FET器件还可包括：

在替换顶部牺牲层之后并且在沉积栅极电介质之前，相对于该至少一个沟道层选择性地去除下部牺牲层。

在沉积栅极电介质之前去除沟道层(即，在多于一个沟道层的情况下是最顶部沟道层)与顶部牺牲层之间的下部牺牲层允许将栅极电介质沉积在沟道层(中的最顶部一个层)的顶表面上。这相应地适用于栅极电极材料，以及可以如上所述沉积在栅极电介质上的栅极功函数金属。由此，顶部栅极电极可以沿(最顶部)沟道层的顶表面被形成。在任一情形中下，在栅极-到-栅极触点沟槽的形成和栅极介电层的自顶向下蚀刻期间，虚设层可以相应地掩蔽沿最顶部沟道层的顶表面的栅极电介质极功函数金属)。器件层结构可以包括第二牺牲半导体材料的又一下部牺牲层，其中沟道层可以布置在该又一下部牺牲层上。该方法可相应地包括在替换顶部牺牲层之后并且在沉积栅极电介质之前，相对于沟道层选择性地去除下部牺牲层和又一下部牺牲层中的每一者。

因此，沟道层可以在沉积栅极电介质之前暴露出顶侧和底侧的意义上被“释放”。由此，可以形成全环绕栅极。

可以在形成栅极-到-栅极触点沟槽之前或在形成栅极-到-栅极触点沟槽之后去除下部牺牲层和又一下部牺牲层(如果存在)。该方法还可包括在源极/漏极上方沉积介电层，以及在介电层上方沉积掩模层，其中掩模层可以在蚀刻接合层时充当蚀刻掩模。

源极/漏极和介电层因此可以被掩模层从上方掩蔽。

在包括去除虚设栅极的实施例中，掩模层还可在去除虚设栅极时充当蚀刻掩模。

附图说明

通过参考附图的说明性和非限制性的以下详细描述，可更好地理解以上以及其他目的、特征和优点。在附图中，除非另有说明，否则相似的附图标记将用于相似的元件。

图1A至1N以三个示意性地描绘的截面图解说了形成堆叠式场效应晶体管器件的不同阶段。

具体实施方式

现在将在下文参考示出各实施例的附图来更全面地描述本发明构思。然而，本发明构思可以以许多不同的形式实现，并且不应被解释为限于本文阐述的变型；相反，提供这些变型是为了彻底性和完整性，并向本领域技术人员充分传达本发明构思的范围。

现在将参考图1A至1N描述用于形成堆叠式场效应晶体管(FET)器件的方法的实施例。应注意，不同层的相对尺寸可不代表堆叠式FET器件的物理实现。例如，出于说明目的，本文中可能夸大了一些结构和层。

图1A至1N示出了通过根据本发明构思的方法形成的堆叠式FET器件的示例性视图。堆叠式FET器件在此在形成工艺的不同阶段中示出。每一附图包括FET器件的三个不同视图。

在图1A到1N中，X轴和Y轴分别表示第一和第二水平方向。X轴和Y轴平行于基板128的主延伸平面(如图1的第一截面图所示)，顶部FET器件146和底部FET器件148形成在基板128上。X轴平行于顶部FET器件和底部FET器件的沟道方向。Y轴横向于X轴。Z轴表示垂直或自顶向下的方向(垂直于基板128)。因此，此处使用的诸如“顶部”和“底部”等术语与Z轴相关。在图1A至1N中的每一者中，第一视图(左)是沿第三视图(右)中所示的平面A-A’的截面。第二视图(中)是沿第三视图中所示的平面B-B’的截面。第三视图是沿第一和第二视图中所示的平面C-C’的截面。在图1A到1N中，不同的层(例如，不同的材料)由不同的图案填充表示。相反，相同材料的层由相同图案填充表示。

图1A示出了待形成的堆叠式FET器件的初步或中间器件结构100，其在进一步加工后可被加工成最终功能堆叠式FET器件。最终功能FET器件可以是互补FET器件，即FET器件可包括第一导电类型的顶部FET器件和第二相反导电类型的底部FET器件，例如顶部FET器件是p型FET器件而底部FET器件是n型FET器件，或反之。初步器件结构100在图1B至1N中在进一步的加工阶段中示出。

参考图1A，初步器件结构100包括包含底部FET器件148的底部FET器件级104和将在其中形成顶部FET器件的顶部FET器件级102。顶部FET器件级102被布置在底部FET器件级104的顶部。在顶部FET器件级102和底部FET器件级104之间提供接合层。接合层112可以充当顶部FET器件级102和底部FET器件级104之间的电绝缘层。接合层112可以由一层或多层绝缘材料，例如氧化物(诸如氧化硅SiO

在底部FET器件级104中，已形成底部FET 148(部分示出)。如在此所示，底部FET器件级104可包括串联的多个FET，例如底部FET器件148和附加的底部FET器件148’。相应地，顶部FET器件级102可包括多个FET，因此在此所示的顶部FET器件级102包括初步顶部器件结构146和附加的初步顶部器件结构146’，用于分别形成顶部FET器件和附加的顶部FET器件。下面将参考底部FET器件148和将形成顶部FET器件的初步顶部器件结构146来描述该方法。然而，可以相应地加工附加的底部FET器件148’和附加的初步顶部器件结构146’以及任何其他底部FET器件和顶部器件结构。

底部FET器件148可以是适合作为堆叠式FET器件(尤其是互补FET)中的底部FET器件的任何常规FET。在此所示的底部FET器件148示出了一个底部沟道层126。然而，底部沟道层126可以是包括两个或更多个沟道层(未示出)的底部器件层结构的一部分。底部FET器件148还包括位于至少一个沟道层126的相应端部上的源极/漏极130。底部栅极电极118可以沿底部沟道层126来布置。底部栅极电极118可跨底部沟道层126延伸。底部栅极电极118的顶表面可以与接合层112接触(即邻接)。或者，如本文所示，可以在底部栅极电极114和接合层112之间提供介电材料的封盖层116。封盖层116可以例如由诸如SiN之类的介电硬掩模材料形成。底部FET器件148还包括在每一源极/漏极130上的源极/漏极电极132，用于形成源极和漏极触点。源极电极/漏极电极132可以是通常用作源极电极/漏电极材料的任何常规金属。示例金属包括W、Al、Ru、Mo或Co。如图所示，源极电极132/漏极电极132可以覆盖有介电层133，例如由诸如SiO

底部FET器件148还包括沉积在底部沟道层126上的栅极介电层120(例如，高k电介质，诸如HfO

如上所述，底部FET器件148可被形成在基板128上。因为底部FET器件148可以包括此处未示出的附加层，所以基板128仅在距底部FET器件148的底部的一定距离处示意性地示出。为了说明清楚，在随后的附图中省略了基板128。

基板128可以是适用于互补FET的常规半导体基板。基板128可以是单层半导体基板，例如由诸如Si基板、锗(Ge)基板或硅锗(SiGe)基板之类的块状基板(bulk substrate)形成。然而，多层/复合基板也是可能的，诸如块状基板上的外延地生长的半导体层或绝缘体上半导体(SOI)基板，诸如绝缘体上Si基板、绝缘体上Ge基板或绝缘体上SiGe基板)。

在图1A的顶部FET器件级102中，形成了用于形成顶部FET器件的初步顶部器件结构146。附图标记144表示相应源极区/漏极区，即在其中将形成顶部FET器件的源极和漏极的区域。附图标记142表示栅极区，即在其中将形成顶部FET器件的栅极的区域。附图标记142’表示要形成的附加顶部FET器件的栅极区。如图所示，要形成的顶部FET器件和要形成的附加顶部FET器件可以具有一个共用源极漏极区144。顶部器件结构146被形成在接合层112上并被堆叠在底部FET器件148的顶部上。

在此阶段中的顶部器件结构146包括接合层112上的鳍结构140。鳍结构140的纵向尺寸沿X轴的方向取向。鳍结构140包括第一和第二沟道层138a、138b。一般而言，鳍结构140可包括一个或多个沟道层。第一和第二沟道层138a、138b可以由相同沟道半导体材料(以下称为“沟道材料”)制成。第一和第二沟道层138a、138b在下文中可以称为“沟道层138a、138b”。

鳍结构140还包括第一牺牲半导体材料(以下称为“第一牺牲材料”)的顶部牺牲层134。顶部牺牲层134被布置在沟道层138a、138b上方。如所示，顶部牺牲层134可以形成鳍结构140的最顶部半导体层。第一牺牲材料可以不同于第一和第二沟道层138a、138b的沟道材料。

鳍结构140还包括第一和第二下部牺牲层136a、136b，并且在下文中可以称为“下部牺牲层136、136b”。第一下部牺牲层136a被布置在顶部牺牲层134与第一和第二沟道层138a、138b中的最顶部沟道层(即，如在此所示的第一沟道层138a)之间。第二下部牺牲层136b被布置在第一沟道层138a和第二沟道层138b之间。下部牺牲层136a、136b可以由与第一牺牲材料和沟道材料不同的第二牺牲半导体材料形成。

图1A中所示的沟道层和下部牺牲层的数量只是示例。鳍结构140可以包括更少或更多数量的沟道层和更下部牺牲层。

可以通过图案化包括沟道层、下部牺牲层和底顶部牺牲层的初始器件层结构来形成鳍结构140，如上文所述。初始器件层结构的各层可以形成为外延层，例如使用本身已知的沉积技术(诸如化学气相沉积CVD或物理气相沉积PVD)外延地生长。初始器件层结构可以例如形成在施体晶片上，转移到接合层112，并随后被图案化以限定鳍结构。如本领域本身已知的，接合可包括接合前的子步骤(诸如等离子体处理、冲洗和对准)以及接合后的步骤(诸如活化退火)。可以使用常规鳍图案化技术(例如诸如光刻和蚀刻(“光刻-蚀刻”)之类的单图案化技术或者诸如(光刻蚀刻)

沟道层138a、138b、顶部牺牲层134和下部牺牲层136a、136b可各自是含Si层，其中不同层具有不同的Ge含量。例如，沟道层138a、138b可以是Si层，而顶部牺牲层134和下部牺牲层136a、136b可以是SiGe层，其中顶部牺牲层可以是Ge含量大于下部牺牲层的SiGe层。

作为示例，顶部牺牲层可以是Si

在更具体的示例中，顶部牺牲层可以是SiGe

一般而言，顶部牺牲层134、下部牺牲层136a、136b以及沟道层138a、138b可被形成为纳米片，即纳米片形状的层，从而允许形成基于纳米片的FET。纳米片可以例如具有10nm至30nm范围内的宽度(即，沿Y方向)和3nm至10nm范围内或更小的厚度(即，沿Z方向)。如图所示，沟道层138a、138b可被形成为具有相等或至少相似的厚度。如图所示，下部牺牲层136a、138b可被形成为具有相等或至少相似的厚度。如图1A所示，顶部牺牲层134、下部牺牲层136a、136b以及沟道层138a、138b可以具有彼此相等或至少相似的厚度。然而，它们可能具有彼此不同的厚度。

顶部器件结构146还包括在栅极区142中的至少一个虚设栅极110，该虚设栅极在Y轴方向上跨鳍结构140和接合层112并在它们上方延伸，如第三视图所示。虚设栅极110可以形成将在稍后阶段形成的最终功能栅极结构的占位体。

为了便于最终的顶部FET器件的顶部栅极电极与底部FET器件148的底部栅极电极118之间的栅极-到-栅极触点，可以在底部栅极电极114正上方的位置处形成虚设栅极110，使得虚设栅极110与底部FET器件148的底部栅极电极118交叠，如沿自底向上/垂直方向(例如Z方向)观察的。虚设栅极110可以以本领域本身已知的方式，例如通过使用合适的单图案化或多重图案化技术来图案化虚设栅极材料层(例如非晶硅)，来形成。

如图1A所示，顶部器件结构146还可以包括与虚设栅极110的材料不同的介电材料的封盖层108。此外，在封盖层108的顶部，可以存在先前虚设栅极图案化步骤中保留的硬掩模材料106。类似地，底部FET器件148可以包括从底部FET器件148的形成中保留的封盖层116。

在图1B中，栅极间隔物114已被共形地沉积在顶部器件结构146上方(例如，通过ALD沉积的SiC、SiCO、SiCN或SiBCN)。

在随后的步骤中，如图1C所示，已经执行了(自顶向下)各向异性蚀刻，以从顶部器件层102的水平取向的表面去除先前沉积的栅极间隔物114的各部分。其结果是仅沿虚设栅极110的侧面保留栅极间隔物层114。

在图1D中，通过在虚设栅极110的两侧处将鳍结构140开槽，在虚设栅极110下方形成了器件层结构150。鳍结构140的开槽延伸穿过鳍结构140的所有层，在该示例中，这些层是两个沟道层138a、138b、两个下部牺牲层136a、136b和顶部牺牲层134。器件层结构150和附加顶部器件结构146’的相邻器件层结构150’之间的空间因此被形成在它们之间的源极区/漏极区144中。顶部器件结构146的器件层结构150可以至少部分地与底部FET器件148的底部沟道层126交叠，如沿自顶向下方向查看的。

图1E至1G示出了将顶部牺牲层134替换成与接合层112的材料不同的介电虚设材料的虚设层154的步骤。

在图1E中，去除顶部牺牲层134，使得在虚设栅极110下方形成腔或空间152，在所示示例中，在虚设栅极110和最顶部的下部牺牲层136a之间。可以通过相对于沟道层138a、138b的沟道材料选择性地蚀刻顶部牺牲层134的第一牺牲材料来选择性地去除顶部牺牲层134。在一个或多个下部牺牲层136a、136b的情形中，也可以相对于下部牺牲层136a、136b选择性地执行蚀刻。顶部牺牲层134的蚀刻可以从虚设栅极110的两侧上的器件层结构150的端表面执行，所述端表面在鳍结构140的开槽之后被暴露。顶部牺牲层134的端表面可相应地沿X轴方向在横向上被回蚀，直到顶部牺牲层132被从器件层结构150完全去除。可以使用(湿法或干法)各向同性蚀刻工艺。例如，可以使用基于HCl的干法蚀刻来实现具有比沟道层138a、138b和下部牺牲层136a、136b更大Ge含量的SiGe的顶部牺牲层134的选择性蚀刻。另一示例是使用氨过氧化物混合物(APM)的选择性蚀刻。然而，允许相对于较低Ge含量的SiGe层(和Si层)来选择性蚀刻较高Ge含量的SiGe材料的其他蚀刻工艺本身是本领域已知的，并且也可以被用于此目的。

在图1F中，沉积介电虚设材料以形成虚设层154，从而填充通过去除顶部牺牲层134而形成的空间152。在该示例中，例如通过ALD将介电虚设材料共形地沉积在顶部器件结构146上方，但也可使用允许用介电虚设材料填充空间152的其他沉积工艺。介电虚设材料可以是金属氧化物，或者是与用于形成栅极-到-栅极触点通孔的后续蚀刻工艺兼容(即耐受)的材料，使得虚设层154可以在蚀刻工艺期间充当蚀刻掩模。介电虚设材料的示例包括例如氧化物、氮化物、碳化物，诸如SiN、SiC、SiCO、SiCN或SiBCN。

在图1G中，沉积在该空间外部的介电虚设材料已被去除。这可以通过各向同性地蚀刻介电虚设材料来完成。因此，离散的虚设层154已被形成为器件层结构150中的最顶层。在图1H中，顶部器件结构146的源极和漏极156已被形成在源极区/漏极区144中在器件层结构150的相对侧上。每一源极和源极156可包括针对器件层结构150的每一沟道层138a、138b的源极主体/漏极主体158，源极主体/漏极主体158可在如图1D所示的鳍结构140的开槽之后所形成的空间中在沟道层138a、138b的所暴露端上外延地生长。可以理解，可以考虑沟道层材料来选择用于外延的特定半导体材料。例如，可以在Si沟道层上执行Si选择性区域外延。源极和漏极156可以根据最终顶部FET器件相对于底部FET器件148的所需导电类型来被掺杂，例如通过原位掺杂。然而，也可以采用注入掺杂或扩散掺杂。作为示例，顶部器件结构146中的源极和漏极156可以掺杂有p型掺杂剂以形成p型顶部FET或掺杂有n型掺杂剂来形成n型顶部FET。

源极主体/漏极主体158随后可被，例如诸如SiO

在形成源极和漏极156之前，可以通过沿X轴方向将下部牺牲层136a、136b开槽并用介电间隔物材料填充槽(例如，通过ALD，随后是各向同性蚀刻步骤)，来形成所谓的内间隔物115。可以通过从源极区/漏极区144选择性地在横向上回蚀下部牺牲层136a、136b的端表面来实现开槽。如图1H所示，内部间隔物115可以使用与栅极间隔物114相同的材料，但是也可以使用另一介电材料。

在图1I中，已经形成了栅极沟槽164。栅极沟槽164可通过去除跨器件层结构150延伸的虚设栅极110来形成。去除虚设栅极110可通过选择性蚀刻虚设栅极110(即，选择性蚀刻虚设栅材料)从而保留栅极间隔物114来完成。通过去除虚设栅极110，器件层结构150被暴露在栅极沟槽164内，以及先前虚设栅极120下方的接合层112内。

在图1J中，已经去除了下部牺牲层136a、136b，例如通过相对于沟道层138a、138b和虚设层154选择性蚀刻下部牺牲层136a、136b。沟道层138a、138b由此可被“释放”。在所示示例中，在沟道层138a表面的顶侧和底侧这两者都被暴露的意义上，最顶部沟道层138被完全释放。同时，由于沟道层138b的顶侧而不是底侧被暴露，所以下部沟道层138仅被部分释放。如果在沟道层138b下方存在又一下部牺牲层，则下部沟道层138也将被完全释放。

在图1K中，栅极电介质166已经共形地沉积在顶部器件结构146上，例如使用ALD。由于去除了下部牺牲层136a、136b，栅极电介质166也可以沉积在沟道层138a、138b和介电虚设层154的所暴露的表面上，例如相应的顶表面、底表面和侧表面。示例栅极电介质包括高k常规栅极电介质，诸如HfO

在沉积栅极电介质166之后，功函数金属168可被共形地沉积在栅极电介质166上，如本文所示，例如使用ALD。功函数金属(WFM)的示例包括常规n型和p型效应WFM金属，诸如TiN、TaN、TiAl、TiAlC或WCN、或其组合。与底部栅极电极118的讨论相对应，在功函数金属168上沉积一种或多种附加功函数金属是可能的。因此，出于以下描述的目的，附图标记168可被理解为表示一种共形沉积的功函数金属或者两种或更多种共形沉积的功函数金属的堆叠。

在图1L中，已经对功函数金属168(如果存在)和栅极电介质166进行了自顶向下各向异性蚀刻，以便在器件层结构150的两侧处暴露在栅极沟槽164的底部处的接合层112的上表面部分。如图1L所示，蚀刻可以进一步去除沉积在虚设层154顶部上的功函数金属168和栅极电介质166的各部分，使得暴露虚设层152的上表面。为了为后续蚀刻步骤提供增加的掩模预算，功函数金属168和栅极电介质166可各自相对于虚设层154的介电虚设材料被选择性地蚀刻，使得虚设层152至少部分地被保留。

在图1M中，已经形成了一对栅极-到-栅极触点沟槽170a、170b。栅极-到-栅极触点沟槽170a、170b可被形成在器件层结构150的旁边。形成栅极-到-栅极触点沟槽170a、170b的工艺可包括蚀刻在栅极沟槽164的底部中暴露的接合层112的上表面部分以在接合层112中形成初步一对沟槽，以及随后经由初步沟槽蚀刻封盖层116以形成暴露底部栅极电极118(例如由栅极填充金属125形成)的顶表面的最终栅极-到-栅极触点沟槽170a、170b。当在栅极沟槽164中蚀刻栅极-到-栅极触点沟槽170a、170b时，虚设层154(其可在功函数金属168和栅极电介质166的蚀刻期间暴露)可充当设置在虚设层156下方的沟道层138a、138b以及沉积在沟道层138a、138b上的栅极电介质166的各部分的蚀刻掩模。虚设层154可在蚀刻工艺期间被部分消耗以获得经降低的厚度，如在第三视图中所见。相应地，虚设层154的原始厚度可被选择成使得虚设层154在接合层112和/或封盖层116的蚀刻期间不被完全去除。可以在器件层结构150的两侧上在栅极沟槽164中形成一对栅极-到-栅极触点沟槽170a、170b，如第三视图所示。

根据所示的办法，可以在器件层结构150的两侧上形成栅极-到-栅极触点沟槽170a、170b，而不需要另外的专用触点沟槽蚀刻掩模。因此，这一办方法可以被称为“非掩模办法”。或者，可以使用“掩模办法”来形成仅单个栅极-到-栅极触点沟槽，从而在蚀刻栅极-到-栅极触点沟槽时采用专用触点沟槽蚀刻掩模。然后，可以在器件层堆叠150的所选侧处形成该单个栅极-到-栅极触点沟槽。虚设层154可以与专用触点沟槽蚀刻掩模结合使用，使得栅极-到-栅极触点沟槽可被自对准地形成在器件层堆叠150的一侧。应注意，在掩模办法以及非掩模办法中，可以形成掩模层以覆盖介电层160，以在蚀刻接合层112和封盖层116时抵消对介电层160的蚀刻。在去除虚设栅极110之前，掩模层可以形成在介电层160上。

在图1N中，栅极电极材料已被沉积在栅极沟槽164和栅极-到-栅极触点沟槽170a、170b中，以沿沟道层138a、138b形成顶部栅极电极174并在相应的栅极-到-栅极触点沟槽170a和170b中形成栅极-到-栅极触点176a、176b。换言之，栅极电极材料可被沉积在栅极沟槽164和栅极-到-栅极触点沟槽170a、170b中，以在底部FET器件148的底部栅极电极118和最终顶部FET器件的顶部栅极电极174之间形成单个连续电接触。栅极电极材料例如可以由结合底部栅极电极118讨论的任何栅极填充材料形成。栅极电极材料可以与功函数金属168的剩余部分一起限定顶部栅极电极174。

在形成顶部栅极电极174之后，源极触点/漏极触点162可被形成在源极区和漏极区144的源极主体和漏极主体158上。触点沟槽可被形成在介电层160中，以暴露源极主体和漏极主体158。源极/漏极触点材料随后可被沉积在源极主体和漏极主体158上，并随后被开槽(例如使用回蚀工艺)以限定具有所需高度的源极电极/漏极电极162。此后，介电层160可以在触点162上方被恢复。

在上文中，主要参考有限数量的示例描述了本发明构思。然而，如本领域技术人员容易理解的，在由所附权利要求书限定的本发明构思的范围内，除了上面公开的示例以外的其他示例同样是可能的。

例如，在该方法的所示实施例中，在形成栅极-到-栅极触点沟槽170a、170b之前，沉积栅极电介质166(以及功函数金属168)。根据所示实施例的变型，可改为在形成栅极-到-栅极触点沟槽170a、170b之后，沉积栅极电介质166(以及功函数金属168)。该方法可以相应地包括在沉积栅极电极材料之前，对栅极电介质166(以及功函数金属168)进行自顶向下各向异性蚀刻，以从栅极-到-栅极触点沟槽170a、170b的底部去除栅极电介质166(以及功函数金属168)。

根据所示实施例的另一变型，栅极电介质166(以及功函数金属168)可以改为在蚀刻接合层112(例如，以形成初步的栅极-到-栅极触点沟槽)之后但在蚀刻封盖层116之前被沉积。该方法可以相应地包括在蚀刻封盖层116之前，对栅极电介质166(以及功函数金属168)进行自顶向下各向异性蚀刻，以从初步的栅极-到-栅极触点沟槽的底部去除栅极电介质166(以及功函数金属168)。

根据又一变型，可以在释放沟道层138a、138b之前形成栅极-到-栅极触点沟槽170a、170b，或者至少形成初步的栅极-到-栅极触点沟槽(例如图1J)。根据该变型，栅极电介质166(以及功函数金属168)可以在释放沟道层138a、138b之后，例如在蚀刻封盖层116之前，被沉积。

根据又一示例，尽管所示实施例将底部FET器件和顶部FET器件的沟道层指示为纳米片形状的层，该方法具有更一般的适用性，并且也可被用于包括其他形状的沟道层的FET。例如，底部FET器件和/或顶部FET器件可以各自包括水平/横向纳米线形状的至少一个沟道层，其中底部FET器件和/或顶部FET器件可以形成水平纳米线FET。根据又一示例，底部FET器件和/或顶部FET器件可以各自包括鳍形状的单个沟道层，其中底部FET器件和/或顶部FET器件可以形成finFET。

另外，在实施所要求保护的发明时，所公开的各变型的其他变体可以由本领域技术人员从对附图、本公开以及所附权利要求的研究而理解和实现。