一种无失配高精度的多通道时间数字转换器

技术领域

本发明属于数字集成电路设计领域，具体涉及一种无失配高精度的多通道时间数字转换器。

背景技术

时间数字转换器（TDC）是一种将时间信号量化为数字信号的器件，可以用来计算输入信号之间的相位差、周期等参数，被广泛应用于自动化测试设备(ATE)、飞行时间测量、正电子成像技术、激光、雷达、示波器等技术领域。

常用的数字时间转换器的方法有多相位时钟测量法、抽头延迟链（TDL）法、游标法和脉冲收缩法等。抽头延迟链法结构简单，适用范围广，被广泛使用。一般的基于抽头延迟链法的TDC有三个基本单元：由延迟单元级联成的细计数器、按时钟周期计数的粗计数器和抽头采样及转换电路。在一般的TDL-TDC中，由于待测信号到达延迟链入口处的延迟与到粗计数器的路径延迟并不一致，当待测信号在时钟上升沿附近到来时，可能会出现粗细计数结果失配。

发明内容

有鉴于此，本发明的目的在于提供一种无失配高精度的多通道时间数字转换器，通过改良粗细计数器的计数触发逻辑以解决粗细计数结果失配的问题。

一种无失配高精度的多通道时间数字转换器，包括独立时间信号测量通道、粗计数器、测量数据处理模块、数据通讯模块；所述的独立时间信号测量通道具有多条，每条通道均包含抽头延迟链（TDL）、细计数采样判断电路、转码模块、粗计数采样电路、码密度测试电路；

所述的独立时间测量通道用于将连续的时间信号量化为数字信号，其可测范围超过系统时钟周期，可以与粗计数器共同构成一个两步式时间数字转换器，实现宽范围的高精度时间信号测量；

所述的转码模块用于将TDL中采样结果由温度计码转为二进制码；

所述的粗计数器用于按照系统时钟计数，每周期结果加一，粗计数结果接入前述独立时间信号测量通道中的粗计数采样电路；

所述的码密度测试电路用于对各独立测量通道在测量前进行码密度测试，以得到各通道每个抽头对应的延迟时间并将其建立为对应的查找表。在测量时间信号时，将所测得的TDL结果查表转换为对应细计数结果；

所述的测量数据处理模块位于每一条独立测量通道中，用于保存和计算每次的测量数据，并受控向数据通讯模块提供测量数据；

所述的数据通讯模块用于将码密度测试后得到的各抽头对应延迟时间、延迟链对齐操作后得到的各链基准延迟时间和对随机时间信号的测量结果发送到上位机。

所述的抽头延迟链由两条相同的延迟单元级联组合而成，分别为第一延迟单元级联链和第二延迟单元级联链，该两条级联链在物理布局上紧密排列，除最后一个延迟单元外的每个延迟单元输出分别接到下一个延迟单元的输入和一个最近的D触发器的数据输入端，最后一个延迟单元输出仅接到最近的D触发器的数据输入端；

所述的第一延迟单元级联链的每个延迟单元输出接入的D触发器组成第一触发器阵列，所述的第二延迟单元级联链的每个延迟单元输出接入的D触发器组成第二触发器阵列；

所述的第一触发器阵列和第二触发器阵列的每个触发器的输出接入到另一个最近的D触发器输入端，所述的第一触发器阵列的每个触发器输出接入的D触发器组成第三触发器阵列，所述的第二触发器阵列的每个触发器输出接入的D触发器组成第四触发器阵列；

所述的第一至第四触发器阵列的第8个触发器的输出被接入细计数采样判断电路。

所述的第一至第四触发器阵列的第8个触发器的输出被接入判断电路；其中，当第一触发器阵列的第8个触发器输出为高且第三触发器的第8个触发器输出为低，或者第二触发器阵列的第8个触发器输出为高且第四触发器的第8个触发器输出为低时，细计数采样有效信号Fine_samp_valid置为高电平，表示采样有效。

所述的粗计数器，当时间数字转换器系统进入测量状态时，即开始按照系统时钟计数，每周期结果加一，计数值接入每条测量通道的粗计数采样电路中；当细计数采样有效信号Fine_samp_valid跳变为高电平时，将该周期的粗计数值采样，并与细计数结果一同保存。

所述的测量数据处理模块，多条通道在多通道对齐环节保存每次各链的测量结果并计算，得到各链从信号源到延时链入口的路径延时差。

所述的无失配高精度的多通道时间数字转换器，无失配高精度的多通道时间数字转换，包括以下步骤：

步骤1、搭建无失配高精度的多通道时间数字转换器的电路；

步骤2、通过码密度测试的方法获得各链各抽头对应的延迟时间并存在RAM中；

步骤3、通过同时向各链发送相同的上升沿脉冲Hit_align_n并记录各链记录的结果，进行计算得到信号源到各测量通道的路径延迟差，并以此数据为基准校正后续所有测量结果；

步骤4、向测量通道发送上升沿脉冲信号Hit_meas_n，触发细计数采样有效信号Fine_samp_valid，将抽头延迟链上采样所得的结果输入码密度测试得到的结果查找表，输出对应的延迟时间，最后将查找表输出的延迟时间作为细计数结果与细计数采样有效信号置高时保存下的粗计数结果一并保存；

步骤5、将粗细计数结果发送到上位机，计算各通道记录下的各上升沿脉冲的上升沿位置可以得到需要测量的各种参数。

本发明的有益效果在于：

粗细计数触发中先检测细计数是否触发，只有细计数触发有效才保存粗计数值，有效避免粗细计数器失配。一般的TDL-TDC使用一条通道同时记录脉冲信号的上升沿和下降沿以计算脉冲宽度，本发明中由于一条通道只记录一次，故需要两条以上的通道配合测量待测信号的上升沿等的位置，进一步计算为各种待测参数，本发明中使用了多通道对齐操作以消除待测信号源到各通道路径延时差的影响，保证了多通道测量的高精度。

附图说明

图1为一般的TDL-TDC电路结构。

图2为一般的TDL-TDC电路结构中，Hit信号在时钟上升沿附近到来时可能的时序状态。

图3为本发明中时间数字转换器TDC的系统结构框图。

图4为本发明中抽头延迟链部分和细计数采样判断电路的原理图。

图5为实施例的实际测试结果。

具体实施方式

以下结合附图和实施例对本发明做进一步的阐述。

时间数字转换器采用TDL-TDC的结构，其一般形式如图1所示。每个延时单元的输出都被接到触发器D端，触发器C端接系统时钟，这样每个时钟上升沿都可以对延迟链上的状态进行采样，当采集到高电平时，说明信号上升沿进入延迟链并在链中传播，每个延迟单元的延迟时间是固定的，通过计量链中高电平的数量即可知道上升沿传播的时间，也即从上升沿传播到延迟链内开始到时钟上升沿之间的时间间隔t1。同样的可以测量出下降沿到时钟上升沿之间的时间间隔t2，两次测量之间的时间间隔通过粗计数器计数，若记录下待测信号上升沿到下降沿之间经历了N个时钟周期，每个周期的时间为T，即可计算得待测脉冲信号的宽度为

如图2所示，当被测信号上升沿与系统时钟上升沿很接近时，粗、细计数的对应时钟周期可能发生错位，导致计数结果与期望值相差一个周期以上，造成计数错误。图2给出了发生在测量上升沿位置的两种典型失配，如果测量下降沿的话，也会有两种典型的失配情形。这些失配都会极大的影响测量的准确性。

另外，在一般的延迟链结构中仅使用一条延迟单元组成的延迟链。而使用多条级联链插值为一条延迟链，即同一个待测信号输入多条完全相同且在物理布局上紧密并行的级联链，可以使得多链的延迟单元输出在时间轴上错位，实现“插值”的效果，使延迟链的分辨率超过延迟单元固有延迟时间的限制。该部分理论在现有技术中有所披露，但在该Y.Wang等人的论文（A 3.9-ps RMS Precision Time-to-Digital Converter Using Ones-Counter Encoding Scheme in aKintex-7 FPGA ，IEEE Transactions on NuclearScience，2017年10月）中并未考虑到粗细计数器失配的情况。此外，由于待测信号到达两条级联链的时间一定有前有后，故必定会有某条级联链的前几个抽头，也即延迟链的前几个抽头对应的延迟时间实质上是单级联链的延迟时间，即性能相当于未插值。

为了消除测量过程中粗、细计数结果失配的问题并尽可能的提高精度，本发明基于级联链插值的TDL结构提出了改进的采样判断电路和配套的测量方法。

本发明提出了一种无失配高精度的多通道时间数字转换器，包括多条独立时间信号测量通道、测量数据处理模块、数据通讯模块；所述的多条独立时间信号测量通道中每条通道均包含抽头延迟链（Time Delay Line, TDL）、细计数采样判断电路、转码模块、粗计数器、码密度测试电路。

所述的数据通讯模块将码密度测试后得到的各抽头对应延迟时间、延迟链对齐操作后得到的各链基准延迟时间和对随机时间信号的测量结果发送到上位机。

所述的转码模块将TDL中采样结果由温度计码转为二进制码。

所述的粗计数器将按照系统时钟计数，每周期结果加一。

码密度测试电路对各链在测量前进行码密度测试，以得到各链每个抽头对应的延迟时间。

所述的测量数据处理模块将所述的多条通道在多通道对齐环节每次各链的测量结果保存并计算，得到各链从信号源到延时链入口的路径延时差，并以此为基准值消除这段路径延时差的影响。

所述的抽头延迟链由两条相同的延迟单元级联而成，分别为第一延迟单元级联链和第二延迟单元级联链，该两条级联链在物理布局上紧密排列，除最后一个延迟单元外的每个延迟单元输出分别接到下一个延迟单元的输入和一个最近的D触发器的数据输入端，最后一个延迟单元输出仅接到最近的D触发器的数据输入端。

所述的第一延迟单元级联链的每个延迟单元输出接入的D触发器组成第一触发器阵列，所述的第二延迟单元级联链的每个延迟单元输出接入的D触发器组成第二触发器阵列。

所述的第一触发器阵列和第二触发器阵列的每个触发器的输出接入到另一个最近的D触发器输入端，所述的第一触发器阵列的每个触发器输出接入的D触发器组成第三触发器阵列，所述的第二触发器阵列的每个触发器输出接入的D触发器组成第四触发器阵列；

所述的第一至第四触发器阵列的第8个触发器的输出被接入细计数采样判断电路。

所述的细计数采样判断电路中，当第一触发器阵列的第8个触发器输出为高且第三触发器的第8个触发器输出为低，或者第二触发器阵列的第8个触发器输出为高且第四触发器的第8个触发器输出为低时，细计数采样有效信号Fine_valid置为高电平，表示采样有效。

另外，第二与第四触发器阵列的结果被分别接入温度计码转二进制码模块，转码完成后得到第二与第四触发器阵列的结果分别为Tdl_res0和Tdl_res1，两者相加得到该抽头延时链模块的采样结果Tdl_res，将采样结果输入到码密度测试得到的查找表电路中，找到采样结果对应的细延时值t

所述的粗计数器，当时间数字转换器系统进入测量状态时，即开始按照系统时钟计数，每周期结果加一，当细计数采样有效信号Fine_valid跳变为高电平时，将该周期的粗计数结果采样，采样得到的结果乘以以皮秒为单位的周期值即得到粗计数为t

工作流程包括以下步骤：

步骤1、搭建任一所述的无失配高精度的多通道时间数字转换器的电路；

步骤2、通过码密度测试的方法获得各链各抽头对应的延迟时间并存在RAM中；

步骤3、通过同时向各链发送相同的上升沿脉冲Hit_align_n并记录各链记录的结果，进行计算得到信号源到各测量通道的路径延迟差，并以此数据为基准校正后续所有测量结果；

步骤4、向测量通道发送上升沿脉冲信号Hit_meas_n，触发细计数采样有效信号Fine_valid，将抽头延迟链上采样所得的结果输入码密度测试得到的结果查找表，输出对应的延迟时间，最后将查找表输出的延迟时间作为细计数结果与细计数采样有效信号置高时保存下的粗计数结果一并保存；

步骤5、将粗细计数结果发送到上位机，计算各通道记录下的各上升沿脉冲的上升沿位置可以得到需要测量的各种参数。

实施例

该实施例时间测量功能部分的电路结构示意如图3所示，该时间数字转换器共有8条测量通道，每条通道配有独立的抽头延迟链、细计数采样判断电路、转码模块、粗计数采样电路及码密度测试电路。它们独立完成粗细计数结果的采样并实时发送到测量数据处理模块、通讯模块等。8条通道共用一个粗计数器，该粗计数器在测量开始时便按周期累加，计数值接入粗计数采样电路中，每当细计数采样结果有效即采样下此时钟周期对应粗计数值，结合粗细计数结果便得到每个上升沿对应的时刻，计算这些记录下的上升沿时刻结合外围电路即可得到诸如周期、上升时间等波形参数测量结果。

改进的抽头延迟链结构如图4所示，首先是使用两条级联的延迟单元组成一条延迟链，并以两条级联链的第8个抽头输出进入判断电路，每条延迟链在一次测量中仅测量一个上升沿的对应时刻。需要指出的是，这里选择第8抽头输出进入判断电路是凭实践所得的较合适结果，使用第9、第7或是其他某位合适的抽头均可，凡使用这种结构的均应受本专利保护。

在判断电路中，若有一条级联链中检测到上升沿信号，即第三触发器阵列的第8输出为低，前级的第一触发器阵列的第8输出为高时，或者第四触发器阵列的第8输出为低，前级的第二触发器阵列的第8输出为高时，采样有效信号置高，下一个时钟周期采样粗计数结果。

此方法虽然会导致粗计数采样的时刻晚于细计数采样的周期，但如每次测量跳变沿都晚相同的周期，则最后结果并不影响测量性能，如仅想测量某一个跳变沿的位置，则可以将测量结果减去这个固定的系统周期时间。

为了解决前几个抽头对应延时较大的问题，我们将触发条件从一般的第一个抽头输出接入判断电路改为第8个抽头输出接入判断电路。这样，一个时钟周期与细计数的对应抽头由原来的1-N变为8-(N+7)，相当于覆盖一个粗周期的抽头整体后移了7个，由于使用抽头延迟链结构的细计数器会在链尾预留8个以上的抽头作为冗余，故改进后的所需的抽头依然都在双级联链所能提供的抽头的范围内。

为了配合改进的触发方式，使得时间数字转换器可以满足各种测量需求，所述的时间数字转换器使用多通道配合测量的方法，并对各通道在测量开始前进行对齐，以适应前述每条延迟链仅测量一个上升沿的改变，使其可以继续正常测量待测脉冲的宽度。这样做虽所需的延迟链较传统的多，但在实际应用场合下，本方法更灵活，可以扩展出更多的参数测量功能，尤其在复杂的参数测量应用中，有时反而比传统的时间数字转换器需要更少的延迟链。

本发明中，粗细计数触发中先检测细计数是否触发，只有细计数触发有效才保存粗计数值，有效避免粗细计数器失配。一般的TDL-TDC使用一条通道同时记录脉冲信号的上升沿和下降沿以计算脉冲宽度，本发明中由于一条通道只记录一次，故需要两条以上的通道配合测量待测信号的上升沿等的位置，进一步计算为各种待测参数，本发明中使用了多通道对齐操作以消除待测信号源到各通道路径延时差的影响，保证了多通道测量的高精度。

本方案可基于Xilinx公司的ZYNQ-7 ZC706开发板实现，由于不同FPGA性能及底层器件有差异，所以用其实现的时间数字转换器性能也会有所不同。在ZYNQ-7 ZC706开发板上实现的8通道时间数字转换器性能如图5所示，其单条链的分辨率为（5.46, 5.53）ps，积分非线性为（-3.55, 21.82）LSB，微分非线性为（-1.00, 1.55）LSB，各链配合测量精度的范围是（13.19,20.20）ps。图中给出了8通道之一的Line0的各抽头分辨率、积分非线性INL、微分非线性DNL及Line1-Line0、Line2-Line0、Line3-Line0、Line5-Line4、Line6-Line4、Line7-Line4间配合测量的精度。

上述描述中的实施方案可以进一步组合或者替换，且实施方案仅仅是对本发明的优选实施例进行描述，并非对本发明的构思和范围进行限定，在不脱离本发明设计思想的前提下，本领域普通技术人员对本发明的技术方案做出的各种变化和改进，均属于本发明的保护范围。本发明的保护范围由所附权利要求及其任何等同物给出。