相变存储器及其控制方法和制作方法

技术领域

本公开实施例涉及半导体技术领域，特别涉及一种相变存储器及其控制方法和制作方法。

背景技术

相变存储器是利用电脉冲信号作用于器件存储单元上，通过控制存储单元产生焦耳热的大小来实现温度的变化，使相变材料在非晶态和晶态之间发生可逆变化，进而实现信息的写入或擦除操作。通过识别非晶态时与晶态时的电阻(例如，非晶态时的高电阻与晶态时的低电阻)，以实现信息的读取操作。

相变存储器(Phase ChangeMemory，PCM)的存储单元包括电极层和相变材料层，存储单元位于相互垂直的字线与位线的交叉点处。随着相变存储器的集成度的提高，如何提高相变存储器的稳定性成为亟待解决的问题。

发明内容

有鉴于此，本公开实施例提供一种相变存储器及其控制方法和制作方法。

根据本公开实施例的第一方面，提供一种相变存储器，包括：

沿第一方向依次堆叠设置的第一导电线、相变存储单元以及第二导电线；其中，所述第一导电线和所述第二导电线平行于同一平面、且彼此垂直，所述相变存储单元垂直于所述第一导电线和所述第二导电线；

所述相变存储单元至少包括：沿所述第一方向依次层叠设置的第一电极层、第一变温层、相变存储层以及第二变温层；其中，所述第一变温层和所述第二变温层的塞贝克系数相反，用以对所述相变存储层进行加热或者降温。

根据本公开实施例的第二方面，提供一种相变存储器的控制方法，所述控制方法包括：

在所述第一导电线和所述第二导电线之间形成第一电势差，使所述相变存储单元中的电流方向从正塞贝克系数的变温层流向负塞贝克系数的变温层；

或者，

在所述第一导电线和所述第二导电线之间形成第二电势差，使所述相变存储单元中的电流方向从负塞贝克系数的变温层流向正塞贝克系数的变温层；

其中，所述第一电势差和所述第二电势差的方向相反。

根据本公开实施例的第三方面，提供一种相变存储器的制作方法，包括：

在第一导电层上形成堆叠结构；其中，所述堆叠结构至少包括：沿垂直于所述第一导电层的第一方向依次层叠设置的第一电极材料层、第一变温材料层、相变存储材料层以及第二变温材料层；其中，所述第一变温材料层和所述第二变温材料层的塞贝克系数相反；

沿所述第一方向，形成贯穿所述堆叠结构和所述第一导电层的第一隔离结构；其中，所述第一导电层被所述第一隔离结构分割，以形成第一导电线；

形成覆盖所述第一隔离结构和所述堆叠结构的第二导电层；

形成贯穿所述第二导电层和所述堆叠结构的第二隔离结构；

其中，所述第二隔离结构沿垂直于所述第一方向的第三方向延伸，所述第三方向垂直于所述第二方向；所述第一电极材料层、所述第一变温材料层、所述相变存储材料层和所述第二变温材料层被所述第一隔离结构和所述第二隔离结构分割，以形成第一电极层、第一变温层、相变存储层和第二变温层；所述第二导电层被所述第二隔离结构分割，以形成第二导电线。

相关技术中，相变存储单元包括电极层和相变存储层，电极层通电后产生焦耳热，对相变存储层进行加热，以实现相变存储层晶态的转变。随着相变存储单元集成度的提高，相变存储层所需的热量也相应增大。相关技术通常提高相变存储器的操作电压以获得更多热量，但是过高的操作电压可能会使相变存储单元之间的串扰增大，降低存储器的稳定性。

相较于相关技术，本公开实施例通过控制第一导电线和第二导电线之间的电势差来控制第一变温层和第二变温层中的电流方向，使第一变温层和第二变温层产生除了由电极层产生的焦耳热以外的热量，对相变存储层进行加热，提高电热转换率，降低相变存储器的操作电压，减少相变存储单元之间的串扰，以提高器件稳定性。并且，通过改变第一变温层与第二变温层中的电流方向，还可实现第一变温层和第二变温层对相变存储层的制冷，提高相变存储层从晶态到非晶态的重置速率，提高器件的操作效率。

附图说明

图1是根据一示例性实施例示出的一种相变存储器的结构示意图；

图2a至图2d是根据本公开实施例示出的一种相变存储器的结构示意图；

图3是根据本公开实施例示出的一种相变存储器的三维结构示意图；

图4a和图4b是根据本公开实施例示出的一种相变存储器的控制方法的示意图；

图5是根据本公开实施例示出的一种相变存储器的制作方法的流程示意图；

图6a至图6f是根据本公开实施例示出的一种相变存储器的制作方法的示意图。

具体实施方式

以下结合说明书附图及具体实施例对本公开的技术方案做进一步的详细阐述。

在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。

在本公开实施例中，术语“A与B接触”包含A与B直接接触的情形，或者A、B两者之间还间插有其它部件而A间接地与B接触的情形。

在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。并且，层可以包括多个子层。

可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括“在”某物“上”且其间有居间特征或层的含义。

需要说明的是，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其它实施方式。

图1是根据一示例性实施例示出的一种相变存储器的结构示意图。参照图1所示，该相变存储器包括：

沿第一方向(图中z方向)依次堆叠设置的第一导电线1100、相变存储单元以及第二导电线1400。第一导电线1100与第二导电线1400平行于同一平面且彼此垂直，相变存储单元可垂直于第一导电线1100和第二导电线1400。

相变存储单元可包括沿z方向依次堆叠设置的电极层1210、选通层1220、电极层1230、相变存储层1250、电极层1270。

相变存储器是利用电脉冲信号作用于相变存储单元上，使相变存储单元中的相变存储层在非晶态和晶态之间发生可逆变化进而实现信息的写入或擦除操作的存储器。通过识别处于非晶态与晶态时的相变存储层的电阻，来实现信息的读取操作。

对于相变存储层的晶态与非晶态之间的转变，需要对其进行加热或者冷却进行不同晶态的转变。

示例性的，通过第一导电线1100和第二导电线1400给相变存储单元施加第一脉冲信号，通过电极层1210、电极层1230、电极层1270以及相变存储层1250自身产生的焦耳热来对相变存储层1250进行加热，使相变存储层1250的温度上升到熔融温度之下、结晶温度之上，并保持一段时间促使相变存储层1250的晶核生长，从而实现相变存储层从非晶态转变到晶态。

或者，通过第一导电线1100和第二导电线1400给相变存储单元施加第二脉冲信号，第二脉冲信号相较于第一脉冲信号具有较大的强度和较短的施加时间。在第二脉冲信号的作用下，相变存储层1250的温度迅速升高到熔融温度以上，再经过冷却，使相变存储层1250转变成非晶态。

随着相变存储器的集成度越来越高，相变存储单元的数量越来越多，相变存储单元的晶态与非晶态之间转变所需的热量也越来越大。并且，随着相变存储器内部器件的增加，器件内部的电阻也越来越来大。所以，通常采取提高操作电压来维持高集成度的器件操作。然而，随着操作电压的提高，器件功耗随之增大，相邻存储单元之间、相邻导电线之间的串扰也可能会增大，可能会降低存储器的稳定性。

图2a和图2b是根据本公开实施例示出的一种相变存储器的结构示意图。参照图2a和图2b所示，该相变存储器包括：

沿第一方向依次堆叠设置的第一导电线2100、相变存储单元以及第二导电线2400；其中，第一导电线2100和第二导电线2400平行于同一平面、且彼此垂直，相变存储单元垂直于第一导电线2100和第二导电线2400；

相变存储单元至少包括：沿第一方向依次层叠设置的第一电极层2210、第一变温层2240、相变存储层2250以及第二变温层2260；其中，第一变温层2240和第二变温层2260的塞贝克系数相反，用以对相变存储层2250进行加热或者降温。

具体的，结合图2a和图2b所示，该相变存储器还可以包括衬底2000，第一导电线2100位于衬底2000上，第一方向为垂直于衬底的方向，可以为z方向。第二方向可以是图2b中的y方向，第三方向可以是图2a中的x方向，后文不再赘述。

示例性的，衬底2000的组成材料可包括：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。

示例性的，第一导电线2100和第二导电线2400的组成材料包括导电材料。导电材料包括但不限于钨、钴、铜、铝、金、银、镍或者多晶硅等。

第一导电线2100沿图2b中的y方向延伸。相变存储器中可以设置多条第一导电线2100，且多条第一导电线2100沿图2a中x方向并列排布。本公开对第一导电线2100的数量不做限制。

第二导电线2400沿图2a中的x方向延伸，并沿图2b中y方向并列排布。相变存储器中可以设置多条第二导电线2400，本公开对第二导电线2400的数量不做限制。

第一导电线2100和第二导电线2400可分别作为相变存储器的字线或者位线，例如第一导电线2100作为字线，第二导电线2400作为位线。

参照图2a所示，相变存储单元可包括：在第一导电线2100上沿z方向依次层叠设置第一电极层2210、选通层2220、第二电极层2230、第一变温层2240、相变存储层2250、第二变温层2260以及第三电极层2270。其中，各个电极层的组成材料可以相同，可包括金属、或者非晶碳(例如α相碳)。第一电极层2210、第二电极层2230和第三电极层2270，用于传导电信号，也可利用自身通电后产生的焦耳热对相变存储层2250进行加热，以实现相变存储层2250的晶态与非晶态之间的转变。

选通层2220的组成材料包括：阈值选择开关(Ovonic threshold switching，OTS)材料，例如Zn

相变存储层2250的组成材料可包括：基于硫属元素化物的合金。例如，GST(Ge-Sb-Te)合金。相变存储层2250的组成材料还可包括任何本领域内已知的其他相变材料。电信号作用于相变存储层2250，使相变存储层2250在非晶态和晶态之间发生可逆变化。如此，通过改变相变存储层2250的晶态类型，可以实现信息的写入和擦除；通过识别非晶态时与晶态时的电阻(例如，非晶态时的高电阻与晶态时的低电阻)，可以实现存储信息的读取操作。

不同的导体或者半导体材料具有不同的塞贝克系数，塞贝克系数可用来表征塞贝克效应(Seebeck Effect)的大小。下面将具体介绍。

当两个不同的导体或半导体(n型或p型)的两端分别连接组成环路，若在两连接处存在一温差(ΔT)时，如果该环路是封闭回路，则会产生电流；如果该环路是断路，则会产生电位差(V)，此即为热电效应中的塞贝克效应。例如，将p型半导体和n型半导体的首尾端通过导电线串联形成环路，可以形成两个通过导电线连接的p-n连接处，当两个p-n连接处存在温差时，如果该环路是封闭回路，则会产生电流；如果该环路是断路，则会产生电位差。对塞贝克效应的研究中，发现了帕尔帖效应(Peltier Effect)。

当在两个不同的导体材料或半导体(n型或p型)材料所形成的封闭回路中施加一电压而产生电流时，会产生放热或者吸热的现象，即为热电效应中的帕尔帖效应(PeltierEffect)。此效应可以产生在两种不同材料的交界面、或者一种多相材料的不同相界间，也可以产生在非均质材料的不同浓度梯度范围内。可以用帕尔帖系数来表征帕尔帖效应的大小，帕尔帖系数是塞贝克系数与绝对温度的乘积。

具体的，不同的导体材料或者半导体材料，可具有相反塞贝克系数，即具有正塞贝克系数和负塞贝克系数。当电流从正塞贝克系数材料流向负塞贝克系数材料时，产生帕尔帖放热效应，可起到加热作用；当电流从负塞贝克系数材料流向正塞贝克系数材料时，产生帕尔帖吸热效应，可起到降温作用。

第一变温层2240可以包括具有正塞贝克系数的材料，第二变温层2260可以包括具有负塞贝克系数的材料；或者，第一变温层2240可以包括具有负塞贝克系数的材料，第二变温层2260可以包括具有正塞贝克系数的材料。

示例性的，当相变存储单元的电流由正塞贝克系数的变温层流向负塞贝克系数的变温层时，由于帕尔帖放热效应，第一变温层和第二变温层会产生除了电极层产生的焦耳热之外的额外热量，对相变存储层2250进行加热，提高电热转化效率，有利于降低相变存储器的操作电压，减少器件的功耗，提高器件的稳定性。

示例性的，当相变存储单元中的电流由负塞贝克系数的变温层流向正塞贝克系数的变温层时，变温层之间会产生帕尔帖吸热反应，对相变存储层2250起到降温作用，可以加快相变存储层2250从晶态到非晶态的降温速率，提高器件的操作效率。

示例性的，正塞贝克系数材料可以包括：铋锑碲化合物或合金(BiSbTe)，碲化锑化合物或合金(Sb

示例性的，负塞贝克系数材料可以包括：碲化铋化合物或合金(Bi

在一些实施例中，参照图2a和图2b所示，第一变温层2240的组成材料包括p型半导体材料，第二变温层2260的组成材料包括n型半导体材料；

或者，

第一变温层2240的组成材料包括n型半导体材料，第二变温层2260的组成材料包括p型半导体材料。

p型半导体(空穴型半导体)中的空穴浓度远大于自由电子浓度，可通过在纯净的本征半导体中掺杂三价元素(例如，硅中掺入硼)形成。在p型半导体中，空穴为多数载流子，自由电子为少数载流子，主要靠空穴作为载流子导电。通常，p型半导体具有正塞贝克系数。

n型半导体(电子型半导体)中的自由电子浓度远大于空穴浓度，可通过在纯净的本征半导体中掺杂五价元素(例如，硅中掺入磷)形成。在n型半导体中，自由电子为多数载流子，空穴为少数载流子，主要靠自由电子作为载流子导电。通常，n型半导体具有负塞贝克系数。

基于帕尔帖效应，第一变温层2240与第二变温层2260的组成材料的塞贝克系数为相反数值，对于第一变温层2240与第二变温层2260的塞贝克系数具体数值可以根据具体设计进行选择。

相较于导体，半导体具有相对较高的塞贝克系数(塞贝克系数的绝对值)。因此，不同的半导体材料之间的帕尔帖效应要强于不同导体之间的帕尔帖效应，有利于降低器件操作电压，降低器件功耗，提高器件稳定性。一般不同的半导体之间的帕尔帖效应强度，比不同导体之间的帕尔帖效应强度大数个量级。

并且，在半导体制作工艺中，可以通过离子注入或者扩散工艺对纯净的本征半导体材料进行杂质掺杂，以形成p型半导体材料或者n型半导体材料。因此，可以根据相变存储层2250的材料对第一变温层2240和第二变温层2260的材料进行选择，有利于提高第一变温层2240与第二变温层2260之间的帕尔帖效应，有利于扩大第一变温层2240和第二变温层2260的制作工艺窗口。

在一些实施例中，相变存储层2250的组成材料可包括Ge-Sb-Te合金，第一变温层2240可采用p型掺杂的锗(Ge)，则第二变温层2260采用n型掺杂的锗；或者，第一变温层2240采用n型掺杂的锗，第二变温层2260采用p型掺杂的锗。由此，第一变温层2240与第二变温层2260可包括与相变存储层2250相同的至少部分组成材料，以此可以增加变温层与相变存储层2250之间的黏附力，降低变温层与相变存储层2250之间的接触电阻，从而增大流过变温层和相变存储层2250的电流，有利于提高变温层之间的帕尔帖效应。

在一些实施例中，同一变温层的组成材料可包括至少两种导体材料。通过形成不同导体混合物作为变温层，可改变变温层的塞贝克系数。例如形成金属合金，该方法对于不同材料之间的相容性要求较高。可以理解的是，本文中提到的“变温层”包括第一变温层和第二变温层。

在另一些实施例中，第一变温层和第二变温层的组成材料可包括半导体材料，此时，可通过增大半导体中的掺杂浓度来增大载流子的浓度，增加该半导体材料的塞贝克系数的绝对值，进而增加第一变温层2240和第二变温层2260之间的帕尔帖效应，以提高对相变存储层2250的加热或者降温效率。

相较于形成金属合金的方式来改变变温层的塞贝克系数，通过改变半导体中杂质掺杂浓度的方式改变变温层的塞贝克系数较为简单，有利于降低成本。

在一些实施例中，参照图2a和图2b所示，第一变温层2240和第二变温层2260的厚度包括：2nm至20nm。

太薄的变温层对于相变存储层2250的加热或者降温效应不明显，并且在操作电压较大时，容易发生变温层被击穿的现象，增加相变存储单元失效的风险，降低器件稳定性。但是，变温层厚度过大时，可能提高制作工艺难度，增加变温层缺陷的产生。例如，利用沉积工艺形成较大厚度的变温层时，相较于较小厚度的变温层容易出现空隙等缺陷。

本公开实施例提供的第一变温层2240和第二变温层2260具有一定的厚度，既可以维持较高的帕尔帖效应，利于降低器件操作电压，降低器件功耗，又不会引入过多缺陷，有利于保证器件的稳定性较好。

在一些实施例中，第一变温层2240和第二变温层2260可以包括多个子层。

例如，第一变温层2240包括第一变温子层和第二变温子层，第一变温子层和第二变温子层可以是相同的材料，也可以是不同的材料。第一变温子层与第二变温子层材料可以不同，但塞贝克系数类型相同，即第一变温子层与第二变温子层同为正塞贝克系数材料；或者，第一变温子层与第二变温子层同为负塞贝克系数材料。

相较于较薄的变温层，连续沉积以形成较大厚度的变温层所需的工艺时间较长，容易产生沉积不均现象，增大空隙缺陷出现的几率，降低变温层的成膜质量。因此，为了形成较大厚度的变温层，可采取分步沉积的方式，每步形成一个较薄的变温子层，减少空隙缺陷产生的几率，提高变温层的质量，进而提高相变存储器的质量。

本公开实施例中，通过将变温层分为至少两个子层，降低形成较大厚度变温层的制作难度，有利于在保持较好的对相变存储层2250进行加热或者降温功能的同时，提高变温层的制作工艺窗口，减少变温层出现空隙等缺陷的风险。

在一些实施例中，参照图2c所示，相变存储器包括沿第一方向层叠设置的至少两个相变存储阵列，相变存储阵列包括：多个并列设置的相变存储单元；

相邻的两个相变存储阵列可共用第一导电线2100或者第二导电线2400；其中，共用的第一导电线2100或者第二导电线2400，位于相邻的两个相变存储阵列之间。

该实施例中，相变存储器可以包括沿z方向层叠设置的多个相变存储阵列。结合图2a和图2b所示，每一个相变存储阵列还包括第一隔离结构2310和第二隔离结构2320。

参照图2a所示，第一隔离结构2310贯穿相变存储单元和第一导电线2100，与第一导电线2100的延伸方向相同。第一隔离结构2310用于隔离相邻的相变存储单元和第一导电线2100，形成电隔离和热隔离，提高器件稳定性。第一隔离结构2310的组成材料包括但不限于：氧化硅、氮化硅、氮氧化硅、氧化铝、聚硅氧烷以及聚硅氮烷等绝缘材料。第一隔离结构2310可包括多个绝缘子层，例如可包括第一绝缘子层2311，第二绝缘子层2312。第一绝缘子层2311和第二绝缘子层2312的组成材料可以相同或者不同。

参照图2b所示，第二隔离结构2320贯穿相变存储单元和第二导电线2400，不贯穿第一导电线2100。第二隔离结构2320的延伸方向与第二导电线2400的延伸方向相同，与第一隔离结构2310垂直相交。第二隔离结构2320用于隔离相邻的相变存储单元和第二导电线2400，形成电隔离和热隔离，提高器件稳定性。第二隔离结构2320的组成材料可与第一隔离结构2310相同，第二隔离结构2320可包括第三绝缘子层2321和第四绝缘子层2322。

在互相层叠设置的两个相变存储单元中，第一变温层、相变存储层以及第二变温层的层叠设置的顺序可相同，或者不同。

在一些实施例中，参照图2c所示，在z方向上，相变存储单元2200b层叠设置于相变存储单元2200a的上方。相变存储单元2200b中的第一变温层2240b、相变存储层2250b以及第二变温层2260b的层叠设置的顺序，与相变存储单元2200a中第一变温层2240a、相变存储层2250a以及第二变温层2260a的层叠设置顺序相同。

在另外一些实施例中，参照图2d所示，在相变存储单元2200a中，第一变温层2240a位于第二变温层2260a下方；而在相变存储单元2200b中，第一变温层2240b位于第二变温层2260b上方，即这两个层叠设置的相变存储单元中，第一变温层、相变存储层以及第二变温层的层叠设置顺序不同。

结合图2a至图2c所示，第一隔离结构2310和第二隔离结构2320除了隔绝相邻存储单元之间的热串扰和电干扰之外，还可对堆叠于隔离结构上部的存储阵列进行支撑。

图3是根据本公开实施例示出的一种相变存储器的三维结构示意图。结合图2c和图3所示，第一个相变存储阵列包括相变存储单元2200a，第二个相变存储阵列包括相变存储单元2200b，第一个相变存储阵列和第二个相变存储阵列沿z方向层叠排布，且第一个相变存储阵列相对靠近衬底2000，第二个相变存储阵列相对远离衬底2000。

可以理解的是，在形成相变存储单元2200b的过程中，第二导电线2400与上部的相变存储阵列的相变存储单元2200b直接接触。并且，上部的相变存储阵列的第一导电线2100b位于相变存储单元2200b的上方，而下部的相变存储阵列的第一导电线2100a位于相变存储单元2200a的下方。

在一些实施例中，参照图2c和图3所示，在z方向上，相邻的两个层叠设置的相变存储单元之间设置有第一导电线2100或者第二导电线2400，用于电连接相邻的两个相变存储单元，以减少导电线的数量。例如，相变存储单元2200a和相变存储单元2200b可以共用相同的第二导电线2400，第二导电线2400可作为位线，第一导电线2100a和第二个第一导电线2100b作为字线；或者第二导电线2400作为字线，第一导电线2100a和第二个第一导电线2100b则作为位线。沿z方向，第一导电线2100a(或者第一导电线2100b)在垂直于z方向的xoy平面上的投影与第二导电线2400在该xoy平面上的投影互相垂直。

本公开不局限图中所示出的两层相变存储阵列的层叠，可以有更多的相变存储阵列的层叠(例如，3层相变存储阵列的层叠、4层相变存储阵列的层叠或者更多层等)，每一个相变存储阵列中可以包含多个相变存储单元。示例性地，当相变存储器包括层叠设置的m个相变存储阵列，m为大于2的整数时，第二导电线2400位于第2n-1个相变存储阵列和第2n个相变存储阵列之间；第一导电线2100位于第2n个相变存储阵列和第2n+1个相变存储阵列之间，n为正整数，2n+1小于或者等于m。第一导电线2100在垂直于z方向的xoy平面上的投影与第二导电线2400在该xoy平面上的投影互相垂直。

本公开提供一种相变存储器的控制方法，该控制方法包括：

在第一导电线2100和第二导电线2400之间形成第一电势差，使相变存储单元中的电流方向从正塞贝克系数的变温层流向负塞贝克系数的变温层；

或者在第一导电线2100和第二导电线2400之间形成第二电势差，使相变存储单元中的电流方向从负塞贝克系数的变温层流向正塞贝克系数的变温层；其中，第一电势差和第二电势差的方向相反。

结合图4a和图4b所示，第一变温层2240与第二变温层2260的塞贝克系数相反，为便于理解本公开，该实施例以第一变温层2240为正塞贝克系数材料，第二变温层2260为负塞贝克系数材料为示例进行解释说明。

参照图4a所示，通过对第一导电线2100和第二导电线2400施加电压，使第一导电线2100相较于第二导电线2400处于高电位，第二导电线2400相对处于低电位。因此，在第一导电线2100和第二导电线2400之间形成第一电势差，该电势差的方向由第一导电线2100指向第二导电线2400。当相变存储单元中形成电流通路时，该电势差在相变存储单元中产生从第一变温层2240流向第二变温层2260的电流，电流方向如图4a中箭头所示。此时，第一变温层2240与第二变温层2260可提供除焦耳热之外的额外热量对相变存储层2250进行加热，利于提高电热转换效率，加快相变存储层2250由非晶态到晶态的转变过程，降低操作电压和器件功耗，提高器件稳定性。

参照图4b所示，通过对第一导电线2100和第二导电线2400施加电压，使第一导电线2100相较于第二导电线2400处于低电位，第二导电线2400相对处于高电位。因此，在第一导电线2100和第二导电线2400之间形成第二电势差。第二电势差的方向与图4a中的第一电势差方向相反，该电势差的方向由第二导电线2400指向第一导电线2100。该电势差在相变存储单元中产生从第二变温层2260流向第一变温层2240的电流，电流方向如图4b中箭头所示。此时，第一变温层2240与第二变温层2260对相变存储层2250进行降温，可加快相变存储层2250由晶态到非晶态的冷却速率，提高器件的操作速率。

在一些实施例中，该控制方法可以应用于相变存储器的编程操作中。针对相变存储层2250晶态的不同来表示主机二进制信号中的0和1。例如，相变存储单元的非晶态表示1，相变存储单元的晶态表示0。可以将向相变存储器编程0信号的操作定义为写入，将向相变存储器编程1信号的过程定义为擦除。

下面结合第一导电线2100与第二导电线2400的具体施加电压的方式，详细介绍该控制方法在相变存储器编程操作中的应用举例。

在一些实施例中，在第一导电线2100和第二导电线2400之间形成第一电势差包括：

对第一导电线2100施加正电压，对第二导电线2400施加负电压或者使第二导电线2400接地。

具体的，参照图4a所示，第一导电线2100的电位大于第二导电线2400的电位，使得相变存储单元产生由第一变温层2240流向第二变温层2260的电流，第一变温层2240与第二变温层2260对相变存储层2250进行加热，使相变存储层2250的温度上升到熔融温度之下、结晶温度之上，实现相变存储层2250由非晶态到晶态的转变，完成0信号的编程。

可以理解的是，当相变存储器执行编程1信号操作时，即将相变存储层2250由晶态转变为非晶态时，需要先将相变存储层2250加热，使相变存储层2250的温度升高到熔融温度以上，再经过冷却，使相变存储层2250由晶态到非晶态的转变，即完成1信号的编程。所以，相变存储器在编程1信号时，伴随着加热和降温冷却两个过程。

在一些实施例中，在第一导电线2100和第二导电线2400之间形成第三电势差，该电势差可比第一电势差大，保持时间可比第一电势差短，方向与第一电势差相同，在相变存储单元中产生如图4a所示的电流。第三电势差产生的电流使得第一变温层2240与第二变温层2260对相变存储层2250进行加热，使相变存储层2250的温度快速上升到熔融温度以上，再对相变存储层2250进行自然冷却，使相变存储层2250由晶态变为非晶态，完成1信号的编程。

在相变存储器编程1信号的降温冷却过程中，还可执行该控制方法，对相变存储层2250进行冷却，加快相变存储层2250由晶态转变为非晶态过程，提高编程速率。下面将具体介绍。

在一些实施例中，在第一导电线2100和第二导电线2400之间形成第二电势差包括：

对第一导电线2100施加负电压或者使第一导电线2100接地，对第二导电线2400施加正电压。

具体的，参照图4b所示，第一导电线2100的电位小于第二导电线2400的电位，使得相变存储单元产生由第二变温层2260流向第一变温层2240的电流，第一变温层2240与第二变温层2260对处于熔融温度以上的相变存储层2250进行吸热降温，使相变存储层2250的温度快速下降，实现相变存储层2250由晶态到非晶态的转变，完成1信号的编程。相较于自然冷却过程，该实施例的操作方法可以加快相变存储层2250的降温冷却过程，提高相变存储器编程1信号的操作速率。

图5是根据本公开实施例示出的一种相变存储器的制作方法的流程示意图，图6a至图6e是根据本公开实施例示出的一种相变存储器的制作方法的示意图。结合图5、图6a至图6e以及图2b所示，所述制作方法包括以下步骤：

步骤S501：参照图6a所示，在第一导电层2100’上形成堆叠结构；其中，堆叠结构至少包括：沿垂直于第一导电层2100’的第一方向依次层叠设置的第一电极材料层2210’、第一变温材料层2240’、相变存储材料层2250’以及第二变温材料层2260’；其中，第一变温材料层2240’和第二变温材料层2260’的塞贝克系数相反；

步骤S502：参照图6b和图6c所示，沿第一方向，形成贯穿堆叠结构和第一导电层2100’的第一隔离结构2310；其中，第一导电层2100’被第一隔离结构2310分割，以形成第一导电线2100。

步骤S503：参照图6d所示，形成覆盖第一隔离结构2310和堆叠结构的第二导电层2400’；

步骤S504参照图6e和图2b所示，形成贯穿第二导电层2400’和堆叠结构的第二隔离结构2320；其中，第二隔离结构2320沿垂直于第一方向的第三方向延伸，第三方向垂直于第二方向；第一电极材料层2210’、第一变温材料层2240’、相变存储材料层2250’和第二变温材料层2260’被第一隔离结构2310和第二隔离结构2320分割，以形成第一变温层2240、相变存储层2250和第二变温层2260；第二导电层2400’被第二隔离结构2320分割，以形成第二导电线2400。

示例性的，堆叠结构、第一导电层2100’、第一隔离结构2310的形成工艺可以包括本技术领域所知的任何工艺，例如低温化学气相沉积工艺、低压化学气相沉积工艺、快热化学气相沉积工艺、原子层沉积工艺、等离子体增强化学气相沉积、或者旋涂工艺等。

具体的，参照图6a所示，堆叠结构可包括：沿垂直于衬底的z方向，依次层叠设置的第一电极材料层2210’、选通材料层2220’、第二电极材料层2230’、第一变温材料层2240’、相变存储材料层2250’、第二变温材料层2260’、第三电极材料层2270’。

参照图6b所示，所述制作方法还包括在步骤S502之前，形成贯穿堆叠结构和第一导电层2100’的第一间隙2011，第一间隙2011的底部显露衬底2000。形成第一间隙2011的工艺包括但不限于：干法蚀刻工艺、湿法蚀刻工艺或者其任意组合。

结合图6b和图6c所示，以绝缘材料填充第一间隙2011，形成第一隔离结构2310。第一隔离结构2310可包括多个绝缘子层，例如可包括第一绝缘子层2311，第二绝缘子层2312。第一绝缘子层2311和第二绝缘子层2312的组成材料可以相同或者不同。因此，该制作方法还可包括形成覆盖第一间隙2011侧壁的第一绝缘子层2311，再以绝缘材料填充包括第一绝缘子层2311的第一间隙2011，形成第二绝缘子层2312。

可以理解的是，第一隔离结构2310需要一定的厚度以对相邻的相变存储单元进行电绝缘和隔离热串扰。采用一步形成较大厚度的第一隔离结构2310，容易产生空隙等缺陷。分步骤形成多个绝缘子层的方式形成第一隔离结构2310的方式，相较于一步填充形成第一隔离结构2310具有更好的成膜质量，减少空隙等缺陷的产生。并且，第一绝缘子层2311和第二绝缘子层2312的形成工艺可以不同，利于第一隔离结构2310的工艺选择。

在形成如图2b所示的第二隔离结构2320之前，在z方向上，形成如图6e所示的贯穿第二导电层2400’和堆叠结构的第二间隙2012，第二间隙2012的底部显露第一导电线2100。

第二间隙2012的延伸方向与图6b中的第一间隙2011的延伸方向相互垂直。形成第二间隙2012的工艺可与形成第一间隙2011的工艺相同。

形成覆盖第二间隙2012侧壁的第二隔离结构2320，第二隔离结构2320与第一隔离结构2310的形成工艺和组成材料相同，第二隔离结构2320与第一隔离结构2310垂直相交。

在形成第二隔离结构2320后，图6e中的第一变温材料层2240’、相变存储材料层2250’、第二变温材料层2260’被第一隔离结构2310和第二隔离结构2320分割，形成图2b和图3所示的第一变温层2240、相变存储层2250和第二变温层2260。

形成第二隔离结构2320后，图6e中的堆叠结构被第一隔离结构2310和第二隔离结构2320分割，形成图2b和3所示的相变存储单元。

在一些实施中，参照图6a所示，在第一导电层2100’上形成堆叠结构包括：

在第一导电层2100’上形成第一半导体层，对第一半导体层进行p型掺杂，以形成第一变温材料层2240’；在相变存储材料层2250’上形成第二半导体层，对第二半导体层进行n型掺杂，以形成第二变温材料层2260’；

或者，

在第一导电层2100’上形成第一半导体层，对第一半导体层进行n型掺杂，以形成第一变温材料层2240’；在相变存储材料层2250’上形成第二半导体层，对第二半导体层进行p型掺杂，以形成第二变温材料层2260’。

参照图6a所示，第一半导体层和第二半导体层的组成材料包括但不限于：单质半导体材料(例如硅、锗)、Ⅲ-Ⅴ族化合物半导体材料、Ⅱ-Ⅵ族化合物半导体材料、有机半导体材料或者本领域已知的其它半导体材料。

示例性的，掺杂工艺包括但不限于：离子注入工艺、扩散工艺或者其任意组合。

p型掺杂的元素包括三价元素，例如硼、镓或者铟等元素。在p型掺杂的变温材料层中，空穴为多数载流子，自由电子为少数载流子，主要靠空穴作为载流子导电。p型掺杂的变温材料层具有正塞贝克系数。

n型掺杂的元素包括五价元素，例如氮、磷或者砷等元素。在n型掺杂的变温材料层中，自由电子为多数载流子，空穴为少数载流子，主要靠自由电子作为载流子导电。n型掺杂的变温材料层具有负塞贝克系数。

在一些实施例中，对半导体层进行掺杂形成第一变温材料层2240’和第二变温材料层2260’后，对第一变温材料层2240’和第二变温材料层2260’进行热处理。热处理工艺可以使第一变温材料层2240’和第二变温材料层2260’的掺杂元素分布更均匀，也可以修复掺杂工艺对变温材料层造成的晶格损伤。热处理工艺包括但不限于：炉管退火工艺、激光退火工艺或者其任意组合。

在一些实施例中，结合图6f和2c所示，所述制作方法还包括：

在第二导电线2400上形成第二个堆叠结构2200b’；

沿第一方向，形成贯穿第二个堆叠结构2200b’的第二个第二隔离结构2320b；

形成覆盖第二个第二隔离结构2320b和第二个堆叠结构2200b’的第二个第一导电层；

形成贯穿第二个第一导电层和第二个堆叠结构2200b’的第二个第一隔离结构2310b；其中，第二个第一导电层被第二个第一隔离结构2310b分割，以形成第二个第一导电线2100b。具体的，参照图6f所示，第二个堆叠结构2200b’形成于第一个相变存储单元2200a和第二导电线2400之上，第二导电线2400位于第一个相变存储单元2200a和第二个堆叠结构2200b’之间。

可以理解的是，第二个第一隔离结构2310b形成后，图6f中的第二个堆叠结构2200b’被隔离结构分割形成图2c中的第二个相变存储单元2200b。

在形成第二个堆叠结构的过程中，第二个堆叠结构的第一变温材料层、相变存储材料层以及第二变温材料层的层叠设置顺序与第一个堆叠结构可相同，或者不同。

在一些实施例中，结合图6e和图6f所示，第二个堆叠结构2200b’中的第一变温材料层2240b’、相变存储材料层2250b’以及第二变温材料层2260b’的层叠顺序，与第一个堆叠结构2200a’中第一变温材料层2240a’、相变存储材料层2250a’以及第二变温材料层2260a’层叠设置顺序相同。第二个堆叠结构2200b’被隔离结构分割形成如图2c中的第二个相变存储单元2200b。

在另外一些实施例中，在垂直于衬底2000的方向上，在形成第一个堆叠结构2200a’的过程中，第一变温材料层2240a’形成于第二变温材料层2260a’下方；而在形成第二个堆叠结构2200b’的过程中，第一变温材料层2240b’形成于第二变温材料层2260b’上方，即这两个堆叠结构的第一变温材料层、相变存储材料层以及第二变温材料层的层叠设置顺序不同。第二个堆叠结构2200b’被隔离结构分割形成如图2d所示的第二个相变存储单元2200b。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。