半导体结构及其制作方法、存储器

技术领域

本申请实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法、存储器。

背景技术

在多数电子设备中需要用到半导体存储器以进行数据存储，半导体存储器包括动态随机存取存储器(DRAM)和磁随机存取存储器(MRAM)。数据存储动作需要一定的驱动电流，然而，随着半导体器件的微缩化，相邻导体的互连电阻随着接触面积的减小而增大，在驱动电压相同的情况下，驱动电流随之减小，这导致无法维持原有的驱动能力；此外，若通过增加电压源供应的电压来将驱动电流维持在原有水平，则会导致半导体器件的功耗增加。

发明内容

本申请实施例提供一种半导体结构及其制作方法、存储器，至少有利于提升半导体结构及存储器的电学性能。

根据本申请一些实施例，本申请实施例一方面提供一种半导体结构，至少可以包括：多个对齐排列的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上，所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括单晶半导体；多个漏极接触件，与所述晶体管的漏极电连接，偶数个所述晶体管共用同一所述漏极接触件；多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

根据本申请一些实施例，本申请实施例另一方面还提供一种存储器，至少可以包括上述任一项所述的半导体结构。

根据本申请一些实施例，本申请实施例另一方面还提供一种半导体结构的制作方法，至少可以包括：提供多个对齐排列的晶体管，所述晶体管共用同一源极板，所述晶体管的沟道位于所述源极板上，所述晶体管的沟道长度方向垂直于所述源极板表面，其中，所述沟道的材料包括单晶半导体；形成多个漏极接触件，与所述晶体管的漏极电连接，偶数个所述晶体管共用同一所述漏极接触件；形成多个磁隧道结，位于所述漏极接触件上，所述磁隧道结与所述漏极接触件一一对应电连接。

本申请实施例提供的技术方案至少具有以下优点：

上述技术方案提供了一种新的半导体结构，该半导体结构采用单晶半导体作为晶体管的沟道材料，由于单晶半导体具有较高的载流子迁移率，因此，基于单晶半导体制备的晶体管器件具有较高的开关性能；此外，当漏极接触件同时与偶数个晶体管连接时，漏极接触件的形状可呈现为规则的矩形，处于同一行的多个漏极接触件的中心处于同一条直线上，如此，有利于在磁隧道结的中心与漏极接触件的中心投影重合的情况，位线在其延伸方向上与每一磁隧道结有效接触以及均匀接触，保证半导体结构具有稳定的信号传输性能。

附图说明

一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。

图1至图6为本申请实施例提供的半导体结构的结构示意图。

图7至图12为本申请实施例提供的半导体结构的制作方法各步骤对应的结构示意图。

具体实施方式

下面将结合附图对本申请的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本申请各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。

图1至图6为本申请实施例提供的半导体结构的结构示意图。

参考图1至图3，半导体结构包括：多个对齐排列的晶体管，晶体管共用同一漏极接触件20，晶体管的沟道13位于源极板12上，晶体管的沟道长度方向垂直于源极板12表面，其中，沟道13的材料包括单晶半导体；多个漏极接触件20，与晶体管的漏极19连接，偶数个晶体管共用同一漏极接触件20；多个磁隧道结22，位于漏极接触件20上，磁隧道结22与漏极接触件20一一对应电连接。

以下将结合附图对本申请实施例进行更为详细的说明。

半导体结构包括基板11和位于基板11上的源极板12，基板11可以由绝缘材料组成，以起到隔离作用，基板11还可以是硅片，以便于生长单晶材料；源极板12可以独立于晶体管，作为源极接触件并为晶体管提供源极信号，也可以作为晶体管的源极，以接收源极信号，但无论如何，源极板12的材料为导电材料，例如为掺杂硅、氧化铟锡(ITO)、金属钼、金属铝、金属钛或金属铜中的至少一者。

在一些实施例中，晶体管的沟道13与源极板12直接接触，沟道13与源极板12连为一体，也就是说，源极板12作为晶体管的源极，多个对齐排列的晶体管共用同一源极板12，共享同一源极信号，如此，有利于降低工艺复杂性，无需利用掩膜和刻蚀工艺制备分立的多个源极。其中，源极板12与沟道13可以包括相同的单晶半导体，如此，有利于减小源极板12与沟道13之间的接触电阻，保证每一晶体管在预设驱动电压下具有较大的驱动电流；同时，单晶半导体包括单晶硅或单晶锗，源极板12包括掺杂单晶硅或掺杂单晶锗。

在一些实施例中，半导体结构包括依次层叠的基板11、源极板12、第一隔离层15、字线16以及第二隔离层17，第一隔离层15设置于字线16和源极板12之间，用于隔离源极板12和字线16；第二隔离层17设置于相邻字线16之间且覆盖字线16顶面，主要用于隔离相邻字线16，以及隔离字线16和位于第二隔离层17上的其他堆叠膜层，其他堆叠膜层包括但不限于漏极接触件20。

可以理解的是，第一隔离层15的材料与第二隔离层17的材料可以相同或不同；同时，第二隔离层17可由第一部分和第二部分组成，第一部分设置于相邻字线16之间，第二部分设置于字线16与其他堆叠膜层之间，第一部分的材料与第二部分的材料可以相同或不同，例如第一部分的材料的介电常数小于第二部分的材料的介电常数，第一部分主要用于抑制相邻字线16的信号串扰，第二部分用于抑制相邻晶体管的信号串扰和相对两侧膜层的短路。

此外，栅介质层14和沟道13依次贯穿第二隔离层17、字线16以及第一隔离层15，栅介质层14和沟道13的底部均与源极板12表面直接接触，栅介质层14覆盖沟道13的整个侧壁表面；其中，在垂直于源极板12表面的方向上，栅介质层14和沟道13的长度等于第一隔离层15、字线16以及第二隔离层17的长度之和，栅介质层14的长度等于沟道13的长度。在另一些实施例中，栅介质层14仅位于沟道13与字线16之间，栅介质层14仅覆盖沟道13的部分侧壁，在垂直于源极板12表面的方向上，栅介质层14的长度等于字线16的长度。

在一些实施例中，栅介质层14的材料为高介电常数材料，示例性地，栅介质层14的材料包括HfO

参考图4，半导体结构包括依次排列的多条字线16，字线16沿第一方向D1延伸且沿第二方向D2排列，第二方向D2垂直于第一方向D1，每一条字线16用于驱动延伸方向上的晶体管，字线16环绕沟道13。可以理解的是，由于字线16环绕沟道13，因此在第二方向D2上，每一条字线16的宽度d大于栅介质层14的外径。

在一些实施例中，晶体管呈对齐的阵列排布，晶体管阵列可视为由沿第一方向D1延伸和沿第二方向D2排列的不同行组成，不同行的晶体管在第一方向D1上对齐排列，相邻行在第二方向D2上的间距相等，同一行中的相邻晶体管的间距可以等于相邻行在第二方向D2上的间距，每一条字线16用于驱动晶体管阵列中处于同一行的所有晶体管。

在一些实施例中，共用同一漏极接触件20的多个晶体管位于晶体管阵列的至少两行，相应地，与同一漏极接触件20连接的多个晶体管由至少两条字线16驱动。其中，漏极接触件20呈矩形或正方形等规则图形，多个漏极接触件20呈规则的阵列排布，处于同一行的多个漏极接触件20的几何中心处于同一直线上，如此，在磁隧道结的中心与漏极接触件的中心投影重合的情况，位线23在其延伸方向上能够与每一磁隧道结22有效接触和均匀接触，保证半导体结构的信号传输稳定性；或者说，当处于同一行的多个漏极接触件20的几何中心处于同一直线上时，在不改变位线23位置以及保证位线23与磁隧道结22有效接触的情况下，磁隧道结22的中心能够与对应的漏极接触件20的中心投影重合，从而保证漏极接触件20与磁隧道结22具有良好的信号传输性能。

示例性地，参考图5，2M个晶体管共用同一漏极接触件20，2M个晶体管位于晶体管阵列的相邻两行，每行具有对应的M个晶体管，漏极接触件20呈矩形，其中M为大于等于2的整数，示例性地，M等于3时，6个晶体管共用同一漏极接触件20；参考图6，N

可以理解的是，共用同一漏极接触件20的多个晶体管还可以位于晶体管阵列的同一行；此外，根据上述描述可知，可以是KM个晶体管共用同一漏极接触件20，K和M均为大于等于2的参数，当K等于2时，如图5所示，共用同一漏极接触件20的多个晶体管位于晶体管阵列的两行内；当K等于3时，共用同一漏极接触件20的多个晶体管位于晶体管阵列的三行内；当K等于M时，参考图6，漏极接触件20的形状呈正方形。

在一些实施例中，晶体管的漏极19位于沟道13与漏极接触件20之间，每一晶体管具有对应的漏极19，即不同晶体管对应的漏极19是相对独立的；在另一些实施例中，漏极19的形状与漏极接触件20的形状相同，也就是说，偶数个晶体管共用同一漏极，且在垂直于源极板12表面的方向上，漏极接触件20的正投影与漏极19的正投影重合，通过设置漏极19的形状与漏极接触件20的形状相同，有利于增大漏极19与漏极接触件20之间的接触面积，减小漏极19与漏极接触件20之间的接触电阻，从而保证在预设驱动电压下，磁隧道结22能够接收较大的驱动电流。

在一些实施例中，在垂直于源极板12表面的方向上，磁隧道结22包括依次堆叠的固定层221、隧道结222以及自由层223，固定层221覆盖漏极接触件20表面，固定层221和自由层223由具有平面内磁各向异性或者具有垂直磁各向异性的铁磁材料形成，固定层221的磁取向保持固定，当自由层223和固定层221的磁取向彼此反向平行(AP)时，存储第一状态(例如逻辑“1”)，当自由层223和固定层221的磁取向彼此平行(P)时，存储第二状态(例如逻辑“0”)，可以通过感测电流流过磁隧道结22时的电阻来判断自由层223和固定层221的磁取向关系，进而实现数据读取；相应地，可以通过激活字线16来导通晶体管，以生成流经磁隧道结22的写入电流(即上述驱动电流)，写入电流可调整自由层223的磁取向，以实现数据存储。

在一些实施例中，半导体结构还包括：依次排列的多条位线23，位线23的排列方向垂直于字线16的排列方向，位线23连接其延伸方向上的所有磁隧道结22，位线23位于磁隧道结22上方。通过将位线23设置磁隧道结22的上方，有利于避免位线23的横截面尺寸受到同一平面上其他结构的限制，保证位线23在其排列方向具有较宽的尺寸以及在其延伸方向上具有较大的横截面积，从而保证位线23具有较低的传输电阻和较好的信号传输性能。

本申请实施例中，半导体结构采用单晶半导体作为晶体管的沟道材料，由于单晶半导体具有较高的载流子迁移率，因此，基于单晶半导体制备的晶体管器件具有较高的开关性能；此外，当漏极接触件同时与偶数个晶体管连接时，漏极接触件的形状可呈现为规则的矩形，处于同一行的多个漏极接触件的中心处于同一条直线上，如此，有利于在磁隧道结的中心与漏极接触件的中心投影重合的情况，位线在其延伸方向上与每一磁隧道结有效接触以及均匀接触，保证半导体结构具有稳定的信号传输性能。

本申请实施例还提供一种存储器，包括上述任一项所述的半导体结构。基于上述半导体结构制备的存储器对驱动电压要求较低，自身损耗较小，如此，有利于减少电子设备运行过程中的发热，降低电子设备的降温成本和提高电子设备的竞争力。

图7至图12为本申请实施例提供半导体结构的制作方法各步骤对应的结构示意图。参考图7～图12，本申请实施例提供的半导体结构的制作方法包括以下步骤：

参考图7，提供依次堆叠的基板11、源极板12以及本征层13a。

基板11既可以是支撑材料，用于支撑后续膜层的形成，也可以是已形成的所有的膜层的基合，只是以基板11作为示意，若基板11仅起到支撑作用，则在形成目标结构之后可去除基板11，或者不形成基板11，基板11还可以是硅片，以便于生长单晶材料；源极板12可作为后续形成的晶体管的源极，或为后续形成的晶体管提供源极信号，源极板12的材料为导电材料，例如为掺杂硅(单晶硅、多晶硅或微晶硅)、氧化铟锡(ITO)、金属钼、金属铝、金属钛或金属铜中的至少一者；本征层13a的材料包括单晶半导体，本征层13a用于制备晶体管沟道。

参考图8，刻蚀本征层13a(参考图7)，形成对齐排列的多个沟道13。

在一些实施例中，晶体管的沟道13与源极板12直接接触，源极板12作为晶体管的源极，多个对齐排列的晶体管共用同一源极板12，共享同一源极信号；其中，源极板12与沟道13可以包括相同的单晶半导体，以减小源极板12与沟道13之间的接触电阻。

在一些实施例中，单晶半导体包括单晶锗或单晶硅，设置本征层13a的材料为单晶硅或单晶锗，有利于提升晶体管器件的载流子传输速率，从而提升晶体管阵列的开关性能；此外，先形成沟道再形成位于相邻晶体管之间的隔离层，有利于扩大沉积材料的扩散空间，使得沉积的栅介质层能够更为均匀地附着在沟道侧壁，以保证不同晶体管以及同一晶体管不同位置的栅介质层厚度相近，保证晶体管具有稳定可靠的电学性能。

参考图9，形成环绕沟道13侧壁的栅介质层14。

在一些实施例中，栅介质层14的材料为高介电常数材料，示例性地，栅介质层14的材料包括HfO

参考图10，形成第一隔离层15、依次排列的多条字线16以及第二隔离层17。

第一隔离层15位于字线16与源极板12之间，第一隔离层15用于隔离源极板12和字线16以及用于抑制相邻晶体管的信号串扰；字线16沿第一方向D1延伸并沿第二方向D2排列，每一条字线16用于连接并驱动延伸方向上的所有晶体管，其中，字线16环绕所驱动的晶体管的沟道，字线16在第二方向D2上的宽度大于栅介质层14的外径；第二隔离层17填充满与相邻字线16之间以及覆盖字线16上，字线16的顶面平齐于第二隔离层17的顶面，填充于相邻字线16之间的部分隔离材料与覆盖字线16顶面的部分隔离材料可以不同。

其中，第一隔离层15和第二隔离层17的材料均为低介电常数材料，低介电常数材料包括但不限于氧化硅、氮化硅、碳化硅或氮氧化硅。

参考图11，形成第三隔离层18和漏极19，其中，漏极19、沟道13、源极板12、栅介质层14以及部分字线16构成晶体管。

在一些实施例中，偶数个沟道13共用同一漏极19，共用同一漏极19的多个晶体管共用同一漏极接触件20，在垂直于源极板12表面的方向上，漏极19可与后续形成的漏极接触件20的形状相同，此外，漏极19与沟道13可以包含相同的单晶半导体，例如沟道13为单晶硅，漏极19为掺杂单晶硅；在另一些实施例中，每一晶体管对应一漏极19，不同晶体管对应的漏极19相互独立，此外，漏极19的材料还可以与源极板12的材料相同。

在一些实施例中，漏极19与沟道13可以包含相同的单晶半导体，且先形成第三隔离层18再形成漏极19。可以理解的是，由于漏极19与沟道13包含相同的材料，针对漏极19的刻蚀剂对沟道13具有较快的刻蚀速率，若先形成导电层再刻蚀形成漏极19，则刻蚀工艺可能对沟道13造成损伤，尤其是在漏极19未完全覆盖沟道13顶面的情况下；此外，第三隔离层18的材料可与第一隔离层15材料或第二隔离层17的材料相同。

参考图12，形成漏极接触件20和第四隔离层21。

在一些实施例中，漏极接触件20的形状与连接的漏极的形状相同，漏极19和后续形成的磁隧道结22的接触电阻大于漏极接触件20和磁隧道结22的接触电阻，通过设置漏极接触件20，有利于减小不同导体之间的接触电阻，从而在驱动电压固定的情况下，提高磁隧道结22的驱动电流；在不同晶体管的漏极19相对独立的情况下，设置漏极接触件20还有利于增加与磁隧道结的接触面积以及支撑磁隧道结，保证任意尺寸的磁隧道结22都能够与对应的晶体管有效连接。

在一些实施例，第三隔离层18和第四隔离层21为分立的两个膜层，第四隔离层21的材料与第三隔离层18的材料相同；在另一实施例中，在形成漏极19之后形成漏极接触件20，以及在形成漏极接触件20之后形成隔离层18、21，隔离层18、19分别填充于相邻漏极19之间以及填充于相邻漏极接触件之间，也就是说，填充于相邻漏极之间的隔离层18以及填充于相邻漏极接触件之间的隔离层21为一体结构。

参考图1至图3，形成磁隧道结22和位线23。

磁隧道结22位于漏极接触件20上，磁隧道结22与漏极接触件20一一对应电连接；位线23位于磁隧道结22上，位线23的延伸方向垂直于字线16的延伸方向，位线23的排列方向垂直于字线16的排列方向，每一条位线23连接延伸方向上的所有磁隧道结22。

本申请实施例，该半导体结构采用单晶半导体作为晶体管的沟道材料，由于单晶半导体具有较高的载流子迁移率，因此，基于单晶半导体制备的晶体管器件具有较高的开关性能；此外，当漏极接触件同时与偶数个晶体管连接时，漏极接触件的形状可呈现为规则的矩形，处于同一行的多个漏极接触件的中心处于同一条直线上，如此，有利于在磁隧道结的中心与漏极接触件的中心投影重合的情况，位线在其延伸方向上与每一磁隧道结有效接触以及均匀接触，保证半导体结构具有稳定的信号传输性能。

本领域的普通技术人员可以理解，上述各实施方式是实现本申请的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本申请的精神和范围。任何本领域技术人员，在不脱离本申请的精神和范围内，均可作各自更动与修改，因此本申请的保护范围应当以权利要求限定的范围为准。