一种基于多层应力记忆技术的CMOS器件制造方法

技术领域

本发明属于集成电路制造技术领域，尤其涉及一种基于多层应力记忆技术的CMOS器件制造方法。

背景技术

随着半导体制造技术的进步，应力记忆技术(SMT，Stress MemorizationTechnology)能够有效提高互补型金属氧化物半导体场效应管(Complementary Metal-Oxide Semiconductor Field Effect Transistor，CMOSFET)的性能。通过向CMOS的导电沟道引入局部单向应力,达到提升CMOS的导电沟道内载流子迁移率的目的,从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长,最终提高CMOS器件性能。

同时随着MOS器件尺寸的缩小和氧化层的减薄,作用在栅氧化层中的电场强度极大增加，MOS器件的可靠性控制变得日益重要。尤其是负偏压温度不稳定性(negative biastemperature instability,NBTI)效应越来越明显。NBTI主要是由硅/氧化层(Si/Si0,)界面陷阱电荷和氧化层电荷的变化而引起的。在栅极的硅/氧化层界面中存在着一些Si的悬挂键。在工艺中，一旦有H扩散到硅/氧化层的界面中，H会和硅的悬挂键结合形成Si-H键。但是在器件工作中会在栅极上形成一个高电场,此时Si-H键就容易被打断，Si的悬挂键重新出现，吸引电荷，进而成为带正电的界面陷阱。此类界面陷阱随着栅极偏置电压的增加和温度的上升而变多，进一步影响器件性能和可靠性。

PMOS器件性能有两个影响因素，一个是拉应力会降低空穴迁移率，另一个因素则是H对器件掺杂和界面态的影响，进一步影响性能和可靠性。一般对于成本受限的制造流程，通常采用<100>晶向的晶圆制造CMOS器件能够使PMOS器件免受拉应力的影响，本文不做赘述，但是仍存在H对器件性能和可靠性造成的影响。

应力记忆技术中，采用化学气相沉积薄膜的由于沉积过程中所使用的源气体为SiH4和NH3的混合气体，沉积的薄膜中含有大量的H，经退火后大量的H扩散到器件中，不仅仅会和硅/氧界面的Si悬挂键结合成Si-H键，也会扩散到器件的源/漏中去，导致PMOS的源/漏区中掺杂的硼向沟道区中扩散，增加短沟道效应，都导致了集成电路性能的下降。通常来说采用紫外光固化技术处理刻蚀阻挡层就能避免此类问题发生，但是紫外光固化等其他工艺的引入增加了制造和设备成本。为了低成本考虑，采用等离子体氮化处理工艺代替紫外光固化工艺。实验证明，采用等离子体氮化工艺处理刻蚀阻挡层，得到的阻挡层致密度不如紫外光固化工艺，对氢的阻挡效果不好。

发明内容

有鉴于此,本发明提供一种基于多层应力记忆技术的CMOS器件制造方法，从而有效地改善半导体元器件的电学性能。

根据上述目的，本发明的技术方案是这样实现的：

一种基于多层应力记忆技术的CMOS器件制造方法，包括：

在晶圆上沉积刻蚀阻挡层；

所述刻蚀阻挡层进行等离子体氮化处理；

在处理后的刻蚀阻挡层上进行n次沉积高拉应力层，并对高拉应力层进行等离子体氮化处理；n≥1；

在最上层等离子体氮化处理后的高拉应力层沉积低拉应力层；其中所述低拉应力层的拉应力和氢含量均小于所述高拉应力层的拉应力和氢含量；

对沉积刻蚀阻挡层、高拉应力层、低拉应力层的晶圆进行快速热退火；

对快速热退火后的晶圆刻蚀，去除所述高拉应力层、低拉应力层。

作为优选，所述晶圆为<100>晶向。

作为优选，在晶圆上沉积刻蚀阻挡层前所述晶圆还进行如下处理：所述晶圆的半导体衬底上形成栅极结构和侧墙；通过涂胶和显影分别完成NMOS器件区域和PMOS器件区域的源/漏离子注入。

作为优选，在注入源/漏离子的NMOS器件区域和PMOS器件区域沉积刻蚀阻挡层。

作为优选，所述刻蚀阻挡层的材质选用氮化硅、氮氧化硅或者氮化硅。

作为优选，所述等离子体氮化处理的方法是在200-650℃的反应条件下向所述刻蚀阻挡层层的表面通入含氮气体，所述含氮气体是氮气、一氧化氮和一氧化二氮中的一种或任意组合气体；所述含氮气体的流量范围是50-5000标况每立方厘米，所述含氮气体的高频功率范围是10-2000瓦；所述含氮气体的压力范围是1-100托。

作为优选，所述高拉应力层、低拉应力层的沉积工艺为化学气相沉积方法；沉积工艺条件如下：高拉应力层的沉积工艺条件如下：反应物为含硅气体和含氮气体，所述含硅气体的流量范围是1-200sccm，所述含氮气体的流量范围是1-200sccm；所述沉积工艺的压力范围是1-100托；所述沉积工艺的温度范围是200-650℃；所述沉积工艺射频功率为50-200W。低拉应力层的沉积工艺条件如下：反应物为含硅气体和含氮气体，所述含硅气体的流量范围是1-200sccm，所述含氮气体的流量范围是1-200sccm；所述沉积工艺的压力范围是1-100托；所述沉积工艺的温度范围是200-650℃；所述沉积工艺射频功率为1-49W。

作为优选，所述高拉应力层的沉积厚度为

作为优选，相邻高拉应力层的拉应力不同或相同。

作为优选，n＝1～5。

本发明在沉积低拉应力层之前,在晶圆器件上沉积刻蚀阻挡层和高拉应力层，刻蚀阻挡层和高拉应力层至少同时覆盖在N阱和P阱上方；对刻蚀阻挡层进行表面等离子体氮化处理，随后沉积高拉应力层，进行接着表面等离子体氮化处理，并且多次沉积多次进行表面等离子体氮化处理，循环的次数取决采用此方法制造的PMOS器件的可靠性测试，随后沉积低拉应力层，退火晶片，以促进应力施加效果。本发明通过强化阻挡层和多次循环沉积和处理的高拉应力层抵抗氢原子扩散的能力,减小了NMOS和PMOS器件的NBTI效应，避免了由上述过程形成的应力材料层中的氢原子导致的硼扩散现象发生造成的PMOS器件性能退化。

本发明的有益效果是：

本发明通过沉积多层致密的高拉应力层抵抗氢原子扩散的能力，减小了CMOS器件的NBTI效应,减轻了PMOS器件性能的退化。

本发明通过对高拉应力层表面进行等离子体氮化处理，增大高拉应力层表面的氮含量，使高拉应力层表面更加致密，形成致密的界面，进一步增大阻挡氢原子扩散的能力，还使得自身高拉应力层内的氢原子含量减少，进而促进PMOS器件性能的退化。

通过使用本发明所提供的半导体器件和制造方法，可用超低的制造成本改善半导体器件的电学性能，在保证NMOS器件性能有进一步优化的同时，防止PMOS器件性能的退化。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明方法的流程图；

图2A-图2J为本发明步骤101-110的工艺示意性剖面图。

具体实施方式

在下文的描述中,给出了大量具体的细节以便提供对本发明更为彻底的理解。然而,对于本领域技术人员而言显而易见的是,本发明可以无需一个或多个这些细节而得以实施。在其他的例子中,为了避免与本发明发生混淆,对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明,将在下列的描述中提出详细的步骤,以便阐释本发明提出的实施应力记忆的方法。显然,本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下,然而除了这些详细描述外,本发明还可以具有其他实施方式。

应当理解的是,当在本说明书中使用术语“包含”和/或“包括”时,其指明存在所述特征、整体、步骤、操作、元件和/或组件,但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

下面，参照图1和图2A-图2J来描述本发明提出的实施应力记忆的方法的详细步骤。

参照图1，其中示出了本发明提出的实施应力记忆的方法的流程图,用于简要示出整个制造工艺的流程。

步骤101，在<100>晶向的半导体衬底上形成栅极结构和侧墙。

如图2A所示,提供半导体衬底202,所述半导体衬底202的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)等。作为示例,在本实施例中,半导体衬底202选用单晶硅材料构成。衬底的晶向也可选择，作为示例,在本实施例中，衬底选择<100>晶向。在半导体衬底202中形成有隔离结构201,所述隔离结构201为浅沟槽隔离(STI)结构,将所述半导体衬底202分为NMOS区和PMOS区。所述半导体衬底202中还形成有各种阱(well)结构，PMOS制造在N阱上，NMOS制造在P阱上，为了简化，图示中予以省略。在所述半导体衬底202上形成有栅极结构，作为一个示例,所述栅极结构可包括自下而上依次层叠的栅极介电层203和栅极材料层204。栅极介电层203可包括氧化物，如，二氧化硅(SiO

步骤102，通过离子注入完成NMOS器件区域和PMOS器件区域的源/漏离子注入。

如图2B所示，在位于所述栅极结构两侧的半导体衬底202中形成有经掺杂的源/漏区，在所述源/漏区之间为沟道区，为了简化，图示中予以省略。位于PMOS区的源/漏区211掺杂有p型杂质，位于NMOS区的源/漏区212掺杂有n型杂质。

步骤103，在NMOS和PMOS区域沉积刻蚀阻挡层。

如图2C所示，采用化学气相沉积工艺在所述半导体衬底202上形成一层刻蚀阻挡层221,以覆盖所述栅极结构。所述刻蚀阻挡层221同时覆盖所述P阱、N阱和STI区域；所述刻蚀阻挡层221可以是氮化硅、氮氧化硅或者氮化硅材料，沉积刻蚀阻挡层221的方法可以是CVD、LPCVD或者PECVD。所述刻蚀阻挡层的厚度为

步骤104，对刻蚀阻挡层进行等离子体氮化处理，形成致密化刻蚀阻挡层231。

如图2D所示，对刻蚀阻挡层进行等离子体氮化处理，得到致密化的刻蚀阻挡层231，对阻挡层进行表面氮化处理的目的是增大阻挡层表面的氮含量，使阻挡层表面更加致密，在后续步骤中沉积的拉应力层与阻挡层之间形成的界面上，增大阻挡氢原子扩散的能力。氮化处理的方法是在温度范围200到650摄氏度的反应条件下，向阻挡层表面通入含氮气体，作为示例,在本实施例中,含氮气体选用氮气、一氧化氮和一氧化二氮中的一种或任意组合气体，通入含氮气体的流量范围是50到5000sccm,例如，50sccm、2000sccm或者5000sccm；所述含氮气体的高频功率范围是10到2000瓦(W),例如10瓦、1000瓦或者2000瓦；所述含氮气体的压力范围是1到100托(Torr),例如，1托、50托或者100托。

因为在刻蚀阻挡层和其下方硅衬底表面的层叠栅极之间的Si/SiO

步骤105，在致密化刻蚀阻挡层上采用化学气相沉积法沉积得到高拉应力层A。

如图2E所示,采用化学气相沉积工艺在所述半导体衬底202上形成一高拉应力层A241，所述高拉应力层，优选有高拉应力的氮化物，以覆盖所述致密化刻蚀阻挡层231。化学气相沉积方法可以是CVD、LPCVD或者PECVD，优选PECVD。此外，所述沉积工艺反应物为含硅气体，作为示例,在本实施例中所述含硅气体选用硅烷和含氮气体，例如氨气、氮气。所述沉积工艺含硅气体的流量范围是1到200sccm，例如20sccm或者50sccm；所述沉积工艺含氮气体的流量范围是1-200sccm，例如25sccm等。所述沉积工艺的压力范围是1-100托,例如，1托、50托或者100托。所述沉积工艺的温度范围是200到650摄氏度。所述沉积工艺射频(RF)功率为50到200瓦(W),例如10瓦、100瓦或者200瓦。所述沉积工艺得到高拉应力层的厚度为

步骤106，对高拉应力层进行等离子体氮化处理，形成致密化高拉应力层A251。

如图2F所示，等离子体氮化处理具体工艺步骤同上步骤104，不再赘述。对高拉应力层A241表面进行等离子体氮化处理的目的是增大高拉应力层表面的氮含量，使高拉应力层表面更加致密，形成致密的界面，进一步增大阻挡氢原子扩散的能力，还使得自身高拉应力层A241内的氢原子含量减少，进而促进PMOS器件性能的退化。

步骤107，重复沉积高拉应力层和等离子体氮化处理。

如图2G和图2H所示，沉积得到高拉应力层B 261，等离子体氮化处理后得到致密化高拉应力层B271。所述沉积工艺和等离子体氮化处理工艺具体细节如上，不再赘述。高拉应力层既作为应力施加层，又有阻挡氢的能力。重复工艺的目的是多层高拉应力层有多层致密的界面，进一步阻挡氢扩散。工艺组重复的次数为1到5次，示例中所展示的为重复1次的工艺步骤。实际工艺采用具体次数取决采用此方法制造的PMOS器件的可靠性测试是否达标。

步骤108，沉积低拉应力层。

如图2I所示，采用化学气相沉积工艺在所述致密化高拉应力层B271上形成一低拉应力层281，所述低拉应力层，优选有低拉应力的氮化物，以覆盖所述高拉应力层251。化学气相沉积方法可以是CVD、LPCVD或者PECVD，优选PECVD。此外，所述沉积工艺反应物为含硅气体，例如硅烷和含氮气体，例如氨气、氮气。所述沉积工艺含硅气体的流量范围是1到200sccm，例如20sccm或者50sccm；所述沉积工艺含氮气体的流量范围是1-200sccm，例如25sccm等。所述沉积工艺的压力范围是1-100托,例如，1托、50托或者100托。所述沉积工艺的温度范围是200到650摄氏度。所述沉积工艺射频(RF)功率为1到49瓦(W),例如10瓦、100瓦或者200瓦。所述沉积工艺得到低拉应力层的厚度为

步骤109，进行快速热退火。

本步骤中,退火的方法可以是尖峰退火或者激光退火，低拉应力层281和致密化高拉应力层B271、致密化高拉应力层A251的原子在退火过程中重新排列得更加紧密,从而对NMOS栅极204施加更大的压应力。其中,多层拉应力层(低拉应力层281和致密化高拉应力层B271、致密化高拉应力层A251)对NMOS的栅极施加的压应力会增加NMOS导电沟道内电子的迁移率,提高NMOS的导电能力。低拉应力层相比高拉应力层更加稀疏，含氢量更大，经过快速热退火形变更大，能够在沟道区域291记忆更大的应力。高拉应力层更加致密，含氢量更少，经过快速热退火形变更小，经过等离子氮气处理后，对氢的阻挡能力更强。

步骤110，去除所有应力层。

如图2J所示,在完成快速热退火工艺后,将使用刻蚀工艺(例如,干法刻蚀工艺或湿法刻蚀工艺)去除应力层,最终刻蚀停止在刻蚀阻挡层上。

完成后，继续进行标准CMOS工艺，例如，进行SAB(SAB,Salicide Block)工艺，Salicide工艺，接触孔步骤的工艺以及后道铜金属互联工艺等，即可完成CMOS器件的制造。

由本发明具体实施例可见,本发明提供了一种应力记忆技术的CMOS器件制作方法，该方法在沉积高拉应力层之前,在晶圆器件上沉积刻蚀阻挡层，刻蚀阻挡层至少同时覆盖在N阱和P阱上方；对刻蚀阻挡层进行等离子体氮化处理,随后多次重复沉积和等离子体氮化处理高拉应力层，重复次数取决于PMOS器件的性能，再沉积低应力层，接着退火晶片，以促进应力施加效果。本发明通过强化阻挡层和沉积以及氮化处理多层致密的高拉应力层抵抗氢原子扩散的能力，减小了CMOS器件的NBTI效应,减轻了PMOS器件性能的退化。

本发明已经通过上述实施例进行了说明,但应当理解的是，上述实施例只是用于举例和说明的目的,而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是,本发明并不局限于上述实施例,根据本发明的教导还可以做出更多种的变型和修改,这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。