半导体器件和制造该半导体器件的方法

技术领域

示例实施方式涉及半导体器件和/或制造该半导体器件的方法。例如，至少一些示例实施方式涉及包括绝缘结构的半导体器件和/或制造该半导体器件的方法。

背景技术

由于其小尺寸、多功能和/或低成本特性，半导体器件是电子工业中的重要元件。一般而言，半导体器件被分类为用于存储数据的存储器器件、用于处理数据的逻辑器件和用于执行各种功能的混合器件。

随着电子工业发展，存在对具有更高集成密度和更高性能的半导体器件的不断增加的需求。为了满足这样的需求，减小(例如，光刻工艺中的)工艺余量是有帮助的。工艺余量的减小可能导致制造半导体器件的一些困难。

发明内容

本发明构思的示例实施方式提供了具有改善的电特性的半导体器件。

根据本发明构思的一示例实施方式，一种半导体器件可以包括：有源图案，在第一方向上延伸，使得有源图案在第一方向上彼此间隔开；器件隔离层，限定有源图案；绝缘结构，在有源图案中的在第一方向上彼此相邻的成对有源图案之间以及在器件隔离层之间；以及栅极结构，在绝缘结构上并且在第二方向上延伸，第二方向与第一方向交叉，栅极结构包括上部分和下部分，栅极结构的下部分被绝缘结构包围。

根据本发明构思的一示例实施方式，一种半导体器件可以包括：有源图案，在第一方向上延伸，使得有源图案在第一方向上彼此间隔开，有源图案各自包括第一杂质区域和第二杂质区域，第二杂质区域在第一方向上彼此间隔开且其间插置有第一杂质区域；器件隔离层，限定有源图案；绝缘结构，在有源图案中的在第一方向上彼此相邻的成对有源图案之间以及在器件隔离层之间；栅极结构，在绝缘结构上并且在第二方向上延伸，第二方向与第一方向交叉，栅极结构包括上部分和下部分，栅极结构的下部分在绝缘结构中；位线，连接到第一杂质区域并且在第三方向上延伸，第三方向与第一方向和第二方向交叉；以及接触，各自连接到第二杂质区域中的相应一个。

根据本发明构思的一示例实施方式，一种制造半导体器件的方法可以包括：在衬底中形成器件隔离层；在器件隔离层之间形成第一孔，以形成在第一方向上延伸的有源图案；在第一孔之下形成第一凹陷；增大第一凹陷的尺寸，以形成第二凹陷；在第二凹陷中形成绝缘结构；在绝缘结构中形成第三凹陷；增大第三凹陷的尺寸，以形成第四凹陷；以及形成栅极结构，栅极结构填充第四凹陷并且在第二方向上延伸，第二方向与第一方向交叉。

附图说明

示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图体现了这里描述的非限制性示例实施方式。

图1A是示出根据本发明构思的一示例实施方式的半导体器件的俯视图。

图1B和图1C是分别沿图1A的线A-A'和B-B'截取的剖视图。

图1D是图1C的部分“C”的放大视图。

图2A是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的俯视图。

图2B和图2C是分别沿图2A的线A-A'和B-B'截取的剖视图。

图3A和图3B是分别沿图2A的线A-A'和B-B'截取的剖视图。

图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的剖视图。

图12是示出根据本发明构思的一示例实施方式的半导体器件的示意图。

图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B和图16C是示出制造图12的半导体器件的方法的剖视图。

图17A、图17B、图17C、图18A、图18B和图18C是示出制造图12的半导体器件的方法的剖视图。

应注意，这些图旨在示出某些示例实施方式中所使用的方法、结构和/或材料的一般特征并且旨在补充下面提供的书面描述。然而，这些附图不是按比例绘制的，可能不精确地反应任何给定实施方式的精确的结构特征或性能特征，并且不应被理解为限定或限制示例实施方式所涵盖的值或特性的范围。例如，为清楚起见，分子、层、区域和/或结构元件的相对厚度和定位可能被缩小或夸大。各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。

具体实施方式

图1A是示出根据本发明构思的一示例实施方式的半导体器件的俯视图。图1B和图1C是分别沿图1A的线A-A'和B-B'截取的剖视图。图1D是图1C的部分“C”的放大视图。

参照图1A、图1B、图1C和图1D，半导体器件可以包括衬底100和提供在衬底100中的器件隔离层ST。器件隔离层ST可以填充限定在衬底100中的第一沟槽TR1。沟槽TR1可以在第三方向D3上延伸。第三方向D3可以平行于衬底100的顶表面。

器件隔离层ST可以由硅氧化物形成或包括硅氧化物。衬底100可以是包括硅、锗或硅锗的半导体衬底。

绝缘结构IS可以提供在器件隔离层ST之间。每个绝缘结构IS可以包括第一部分IS1和第二部分IS2。第二部分IS2可以提供在第一部分IS1之下。换言之，绝缘结构IS的上部分可以是第一部分IS1，绝缘结构IS的下部分可以是第二部分IS2。第一部分IS1可以是填充形成在衬底100中的第一凹陷RC1的部分，第二部分IS2可以是填充形成在第一凹陷RC1之下的第一孔HO1的部分。第一孔HO1的底部高度可以低于第一沟槽TR1的底部高度。换言之，绝缘结构IS的第二部分IS2的最下部分IS2B的高度可以低于器件隔离层ST的最下部分STB的高度。

第一部分IS1在第三方向D3上的最大宽度可以被定义为第一宽度W1。第一部分IS1在第二方向D2上的最大宽度可以被定义为第二宽度W2。第二方向D2可以是平行于衬底100的顶表面且与第三方向D3交叉的方向。第二部分IS2在第三方向D3上的宽度可以被定义为第三宽度W3。第二部分IS2在第二方向D2上的宽度可以被定义为第四宽度W4。

第一宽度W1可以大于第二宽度W2。第一宽度W1可以大于第三宽度W3。第二宽度W2可以大于第四宽度W4。

第一部分IS1在第三方向D3上的宽度可以从其顶部部分到其中间部分增大，并且可以从其中间部分到其底部部分减小。第一部分IS1在第二方向D2上的宽度可以从其顶部部分到其中间部分增大，并且可以从其中间部分到其底部部分减小。

绝缘结构IS可以包括第一绝缘图案110a和第二绝缘图案120a。第二绝缘图案120a可以在第四方向D4上从绝缘结构IS的中央部分延伸。第四方向D4可以垂直于衬底100的顶表面。第一绝缘图案110a可以包围第二绝缘图案120a。第一绝缘图案110a和第二绝缘图案120a可以包括彼此不同的材料。作为示例，第一绝缘图案110a可以由硅氧化物形成或包括硅氧化物，第二绝缘图案120a可以由硅氮化物形成或包括硅氮化物。

第二凹陷RC2可以被限定在绝缘结构IS的第一部分IS1中。第二凹陷RC2可以提供在第一凹陷RC1中。第二凹陷RC2可以通过使绝缘结构IS的第一部分IS1的顶表面凹入而形成。

有源图案ACT可以由绝缘结构IS和器件隔离层ST限定。有源图案ACT可以在第三方向D3上延伸。彼此相邻的一对有源图案ACT可以在第三方向D3上彼此间隔开且其间插置有绝缘结构IS。有源图案ACT可以被二维地布置。因为绝缘结构IS提供在有源图案ACT之间，所以可以改善根据示例实施方式的半导体器件的电特性。

每个有源图案ACT可以包括第一杂质区域SD1和一对第二杂质区域SD2。该对第二杂质区域SD2可以在第三方向D3上彼此间隔开且其间插置有第一杂质区域SD1。第一杂质区域SD1和第二杂质区域SD2可以具有相同的导电类型(例如，N型)。

第二沟槽TR2可以被限定在绝缘结构IS、器件隔离层ST和有源图案ACT上。第二沟槽TR2可以在第二方向D2上延伸。第二沟槽TR2可以在第一方向D1上布置。第一方向D1可以是平行于衬底100的顶表面且垂直于第二方向D2的方向。第二沟槽TR2可以连接到绝缘结构IS的第一部分IS1中的第二凹陷RC2。第二凹陷RC2可以连接到第二沟槽TR2的底部。

每个第二沟槽TR2可以包括第一底部TR2B1和第二底部TR2B2。第一底部TR2B1可以由有源图案ACT限定。第二底部TR2B2可以由绝缘结构IS和器件隔离层ST限定。第一底部TR2B1的高度可以高于第二底部TR2B2的高度。

有源图案ACT的位于比第二沟槽TR2的第一底部TR2B1高的高度处的部分可以被定义为有源鳍AF。每个有源图案ACT可以包括在第三方向D3上彼此间隔开的有源鳍AF。第一杂质区域SD1或第二杂质区域SD2可以提供在每个有源鳍AF的上部分中或在每个有源鳍AF的上部分上。

有源鳍AF的最下部分的高度可以基本上等于第二沟槽TR2的第一底部TR2B1的高度。有源鳍AF的最下部分的高度可以高于绝缘结构IS的第一部分IS1的最上部分IS1T的高度。因为有源鳍AF的最下部分与绝缘结构IS的第一部分IS1间隔开，所以可以改善根据示例实施方式的半导体器件的电特性。

栅极结构GS可以被提供为填充第二沟槽TR2和第二凹陷RC2。栅极结构GS可以在第二方向D2上延伸。栅极结构GS可以在第一方向D1上布置。每个栅极结构GS可以包括填充第二沟槽TR2的上部分GS1和填充第二凹陷RC2的下部分GS2。

当在俯视图中看时，栅极结构GS的下部分GS2可以被绝缘结构IS的第一部分IS1包围。换言之，栅极结构GS的下部分GS2可以提供在绝缘结构IS的第一部分IS1中。绝缘结构IS的第二绝缘图案120a可以从栅极结构GS的下部分GS2朝第一孔HO1的底部向下延伸。照此，有源图案ACT之间的绝缘结构IS可以形成在栅极结构GS之下且栅极结构GS的提供在第二凹陷RC2中的下部分GS2形成在绝缘结构IS的第一部分IS1的顶表面上，使得绝缘结构IS包围栅极结构GS的下部分GS2。

栅极结构GS的上部分GS1在第三方向D3上的最大宽度可以被定义为第五宽度W5。栅极结构GS的下部分GS2在第三方向D3上的最大宽度可以被定义为第六宽度W6。栅极结构GS的上部分GS1和下部分GS2之间的边界BO在第三方向D3上的宽度可以被定义为第七宽度W7。

第五宽度W5和第六宽度W6可以大于第七宽度W7。第五宽度W5和第六宽度W6可以小于第一宽度W1。

栅极结构GS的上部分GS1和下部分GS2之间的边界BO的高度可以低于绝缘结构IS的第一部分IS1的最上部分IS1T的高度。栅极结构GS的上部分GS1和下部分GS2之间的边界BO的高度可以基本上等于第二沟槽TR2的第二底部TR2B2的高度。

每个栅极结构GS可以包括栅电极GE和栅极电介质层GI。栅极电介质层GI可以共形地覆盖第二沟槽TR2和第二凹陷RC2，栅电极GE可以提供在栅极电介质层GI上。

栅极电介质层GI可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和/或高k电介质层。在一示例实施方式中，高k电介质层可以包括铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐或其任意组合。

栅电极GE可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)和金属性材料(例如，钛、钽、钨、铜或铝)中的至少一种。

栅极盖层GP可以提供在每个栅极结构GS上。栅极盖层GP的顶表面可以与有源图案ACT的第一杂质区域SD1和第二杂质区域SD2的顶表面共面。

栅极盖层GP可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

掩模图案MP可以形成在栅极盖层GP和有源图案ACT上。掩模图案MP可以包括多个绝缘层。所述绝缘层可以包括硅氧化物层、硅氮化物层或多晶硅层。

第一接触CT1可以提供在有源图案ACT的第一杂质区域SD1上。第一接触CT1可以被提供为穿透掩模图案MP。第一接触CT1可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)和金属性材料(例如，钛、钽、钨、铜或铝)中的至少一种。

位线BL可以提供在第一接触CT1上。位线BL可以在第一方向D1上延伸。位线BL可以在第二方向D2上布置。

位线盖层BP可以提供在位线BL上。位线盖层BP可以在第一方向D1上延伸。位线盖层BP可以在第二方向D2上布置。

位线盖层BP可以由硅氮化物、硅氧化物和硅氮氧化物中的至少一种形成，或者包括硅氮化物、硅氧化物和硅氮氧化物中的至少一种。

层间绝缘图案130可以提供在掩模图案MP上。层间绝缘图案130可以由硅氧化物形成或包括硅氧化物。

第二接触CT2可以被提供为穿透层间绝缘图案130和掩模图案MP，并且可以连接到第二杂质区域SD2。第二接触CT2可以包括导电的金属氮化物(例如，钛氮化物或钽氮化物)和金属性材料(例如，钛、钽、钨、铜或铝)中的至少一种。

数据存储元件DS可以被提供为分别连接到第二接触CT2。数据存储元件DS可以是包括电容器、磁隧道结图案、相变材料或可变电阻材料的存储器元件。在一示例实施方式中，数据存储元件DS可以是电容器。

图2A是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的俯视图。图2B和图2C是分别沿图2A的线A-A'和B-B'截取的剖视图。图3A和图3B是分别沿图2A的线A-A'和B-B'截取的剖视图。图4A、图4B、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是示出根据本发明构思的一示例实施方式的制造半导体器件的方法的剖视图。

参照图2A、图2B和图2C，器件隔离层ST可以在衬底100上形成。器件隔离层ST的形成可以包括蚀刻衬底100以形成第一沟槽TR1以及用绝缘材料填充第一沟槽TR1。

可以形成第二孔HO2，结果，可以形成有源图案ACT。第二孔HO2的形成可以包括蚀刻衬底100的插置在器件隔离层ST之间的部分。

参照图2C的剖视图，每个有源图案ACT可以提供在一对第二孔HO2之间。有源图案ACT可以在第三方向D3上彼此间隔开且其间插置有第二孔HO2。

参照图2A、图3A和图3B，可以形成第一间隔物SP1和第三凹陷RC3。第一间隔物SP1和第三凹陷RC3的形成可以包括形成第一间隔物层以共形地覆盖第二孔HO2以及执行第一蚀刻工艺。可以执行第一蚀刻工艺以去除第一间隔物层的在第二孔HO2的底部上的部分，因而第一间隔物SP1可以在第二孔HO2的侧表面上形成。可以执行第一蚀刻工艺以蚀刻通过第一间隔物SP1暴露的衬底100，并且在这种情况下，可以形成第三凹陷RC3。

第一间隔物SP1可以形成为共形地覆盖第二孔HO2的侧表面。第一间隔物SP1可以由硅氧化物形成或包括硅氧化物。

第三凹陷RC3可以分别形成在第二孔HO2之下。

参照图4A和图4B，可以执行第二蚀刻工艺以增大第三凹陷RC3的尺寸。例如，可以执行第二蚀刻工艺以增大第三凹陷RC3的宽度和深度。与第三凹陷RC3相邻的衬底100和器件隔离层ST可以被蚀刻以扩大第三凹陷RC3的尺寸。具有增大的尺寸的第三凹陷RC3可以被定义为第一凹陷RC1。

第一凹陷RC1在第三方向D3上的最大宽度可以大于第一凹陷RC1在第二方向D2上的最大宽度。

在第二蚀刻工艺中，衬底100的蚀刻速率可以高于器件隔离层ST的蚀刻速率。第二蚀刻工艺可以是湿蚀刻工艺。

参照图5A和图5B，可以执行第三蚀刻工艺以形成第一孔HO1。第三蚀刻工艺可以包括蚀刻位于第一凹陷RC1之下的衬底100和器件隔离层ST以形成第一孔HO1以及从第二孔HO2的侧表面去除第一间隔物SP1。第一孔HO1可以形成为穿透第一沟槽TR1的底部。

第一孔HO1可以分别形成在第一凹陷RC1之下。第一孔HO1在第三方向D3上的宽度可以小于第一凹陷RC1在第三方向D3上的最大宽度。第一孔HO1在第二方向D2上的宽度可以小于第一凹陷RC1在第二方向D2上的最大宽度。

参照图6A和图6B，可以形成第一绝缘层110和第二绝缘层120。第一绝缘层110和第二绝缘层120可以形成为完全填充第一孔HO1和第二孔HO2以及第一凹陷RC1。

第一绝缘层110可以形成为部分地填充第一孔HO1和第二孔HO2以及第一凹陷RC1。换言之，第一绝缘层110可以不完全地填充第一孔HO1和第二孔HO2以及第一凹陷RC1。

第二绝缘层120可以形成在第一绝缘层110上。第二绝缘层120可以在第四方向D4上延伸。第二绝缘层120可以穿过第二孔HO2和第一凹陷RC1，并且可以延伸到第一孔HO1。作为形成第二绝缘层120的结果，第一孔HO1和第二孔HO2以及第一凹陷RC1可以用第一绝缘层110和第二绝缘层120完全地填充。

第一绝缘层110和第二绝缘层120可以由彼此不同的材料形成或包括彼此不同的材料。第一绝缘层110可以包括与器件隔离层ST相同的材料。例如，第一绝缘层110可以由硅氧化物形成或包括硅氧化物，第二绝缘层120可以由硅氮化物形成或包括硅氮化物。

参照图7A和图7B，可以形成第二沟槽TR2。第二沟槽TR2的形成可以包括形成掩模图案以及蚀刻有源图案ACT、器件隔离层ST、第一绝缘层110和第二绝缘层120的在使用掩模图案作为蚀刻掩模时被暴露的部分。

作为形成第二沟槽TR2的结果，第一绝缘层110可以被蚀刻以形成第一绝缘图案110a，第二绝缘层120可以被蚀刻以形成第二绝缘图案120a。换言之，作为形成第二沟槽TR2的结果，可以形成包括第一绝缘图案110a和第二绝缘图案120a的绝缘结构IS。

作为形成第二沟槽TR2的结果，有源鳍AF可以在每个有源图案ACT的上部分中形成。

每个第二沟槽TR2可以包括第一底部TR2B1和第二底部TR2B2。第一底部TR2B1可以由有源图案ACT限定。第二底部TR2B2可以由绝缘结构IS和器件隔离层ST限定。

参照图8A和图8B，可以形成第二间隔物SP2。第二间隔物SP2的形成可以包括形成第二间隔物层以共形地覆盖第二沟槽TR2以及执行第四蚀刻工艺。可以执行第四蚀刻工艺以蚀刻在第二沟槽TR2的第一底部TR2B1和第二底部TR2B2上的第二间隔物层，结果，可以形成第二间隔物SP2。第四蚀刻工艺可以是各向异性蚀刻工艺。

第二间隔物SP2可以形成在有源图案ACT的由第二沟槽TR2暴露的侧表面上。第二间隔物SP2可以由与第二绝缘图案120a相同的材料形成或包括与第二绝缘图案120a相同的材料。作为示例，第二间隔物SP2可以由硅氮化物形成或包括硅氮化物。

参照图9A和图9B，可以执行第五蚀刻工艺以去除第二间隔物SP2并形成第四凹陷RC4。第四凹陷RC4可以通过蚀刻经由第二沟槽TR2暴露的第二绝缘图案120a而形成。换言之，第四凹陷RC4可以通过蚀刻限定第二沟槽TR2的第二底部TR2B2的第二绝缘图案120a而形成。

在一示例实施方式中，可以执行第五蚀刻工艺以选择性地去除第二绝缘图案120a的上部分和第二间隔物SP2。第五蚀刻工艺可以是湿蚀刻工艺。

第四凹陷RC4可以提供在第一凹陷RC1中。

参照图10A和图10B，可以执行第六蚀刻工艺以增大第四凹陷RC4的尺寸。换言之，第四凹陷RC4的宽度可以增大。与第四凹陷RC4相邻的第一绝缘图案110a可以被蚀刻，使得第四凹陷RC4具有增大的尺寸。具有增大的尺寸的第四凹陷RC4可以被定义为第二凹陷RC2。

第二凹陷RC2可以提供在绝缘结构IS的第一部分IS1中。换言之，第二凹陷RC2可以由绝缘结构IS的第一部分IS1限定。

第六蚀刻工艺可以是湿蚀刻工艺。

参照图11A和图11B，可以形成栅极结构GS以填充第二凹陷RC2和第二沟槽TR2。栅极结构GS的形成可以包括形成栅极电介质层GI以共形地覆盖第二沟槽TR2和第二凹陷RC2以及在栅极电介质层GI上形成栅电极GE。栅极盖层GP可以在栅极结构GS上形成。

返回参照图1A、图1B和图1C，可以对有源图案ACT的上部分执行杂质注入工艺以形成第一杂质区域SD1和第二杂质区域SD2。

掩模图案MP可以在有源图案ACT和栅极盖层GP上形成，然后，栅极盖层GP的上部分和第一杂质区域SDl的上部分可以使用掩模图案MP作为蚀刻掩模被蚀刻。

第一接触CTl可以在第一杂质区域SDl上形成，位线BL可以在第一接触CTl上形成，位线盖层BP可以在位线BL上形成。位线BL和位线盖层BP可以在第一方向D1上延伸。

层间绝缘图案130可以在掩模图案MP上形成。第二接触CT2可以被形成为穿透层间绝缘图案130和掩模图案MP并连接到第二杂质区域SD2。数据存储元件DS可以在第二接触CT2上形成。

图12是示出根据本发明构思的一示例实施方式的半导体器件的示意图。

参照图12，根据一示例实施方式的半导体器件可以包括衬底100，衬底100包括单元区域CR、第一外围区域PR1和第二外围区域PR2。

存储器单元阵列MC可以提供在单元区域CR中。感测放大器SA可以提供在第一外围区域PR1中。感测放大器SA可以连接到存储器单元阵列MC。感测放大器SA可以放大存储器单元阵列MC中产生的信号。子字线驱动器SWD可以提供在第二外围区域PR2中。子字线驱动器SWD可以连接到存储器单元阵列MC。子字线驱动器SWD可以控制存储器单元阵列MC的字线。

图13A、图13B、图13C、图14A、图14B、图14C、图15A、图15B、图15C、图16A、图16B和图16C是示出制造图12的半导体器件的方法的剖视图。

图13A、图14A、图15A和图16A是示出其中图12的单元区域CR和第一外围区域PR1彼此连接的部分的剖视图。图13B、图14B、图15B和图16B是示出其中图12的单元区域CR的存储器单元阵列MC被提供的部分的剖视图。图13C、图14C、图15C和图16C是示出图12的第二外围区域PR2的剖视图。

为了简洁的描述，先前描述的元件可以由相同的附图标记标识而不重复其重叠描述。

参照图13A、图13B和图13C，器件隔离层ST可以在单元区域CR中形成，然后可以形成第二孔HO2。作为形成器件隔离层ST和第二孔HO2的结果，有源图案ACT可以在单元区域CR中形成。

第三沟槽TR3可以在其中第一外围区域PR1和单元区域CR彼此连接的部分中形成。

第四沟槽TR4可以在第二外围区域PR2中形成。

参照图14A、图14B和图14C，第一凹陷RC1和第一孔HO1可以在第二孔HO2之下形成。

就如同第一凹陷RC1和第一孔HO1在第二孔HO2之下形成那样，第五凹陷RC5和第五沟槽TR5可以在第三沟槽TR3之下形成，并且第六凹陷RC6和第六沟槽TR6可以在第四沟槽TR4之下形成。

参照图15A、图15B和图15C，可以形成第一绝缘层110和第二绝缘层120以填充第二孔HO2、第一凹陷RC1和第一孔HO1。

第三绝缘层140可以在第三沟槽TR3、第五凹陷RC5和第五沟槽TR5中形成。第三绝缘层140可以形成为部分地填充第三沟槽TR3、第五凹陷RC5和第五沟槽TR5。

第三绝缘层140可以在第四沟槽TR4、第六凹陷RC6和第六沟槽TR6中形成。第三绝缘层140可以形成为完全地填充第四沟槽TR4、第六凹陷RC6和第六沟槽TR6。

第三绝缘层140可以由硅氧化物形成或包括硅氧化物。

参照图16A、图16B和图16C，第四绝缘层150可以在第三沟槽TR3、第五凹陷RC5和第五沟槽TR5中形成。第四绝缘层150可以在形成于第三沟槽TR3、第五凹陷RC5和第五沟槽TR5中的第三绝缘层140上形成。第四绝缘层150可以形成为部分地填充第三沟槽TR3、第五凹陷RC5和第五沟槽TR5。

第四绝缘层150可以由硅氮化物形成或包括硅氮化物。

第五绝缘层160可以在第三沟槽TR3、第五凹陷RC5和第五沟槽TR5中形成。第五绝缘层160可以在形成于第三沟槽TR3、第五凹陷RC5和第五沟槽TR5中的第四绝缘层150上形成。第三至第五绝缘层140、150和160可以完全地填充第三沟槽TR3、第五凹陷RC5和第五沟槽TR5。

如参照图7A至图11B所述，构成存储器单元阵列MC的晶体管可以在单元区域CR上形成。构成感测放大器SA的晶体管可以在第一外围区域PR1上形成。构成子字线驱动器SWD的晶体管可以在第二外围区域PR2上形成。

在根据一示例实施方式的方法中，因为第三沟槽TR3和第二孔HO2同时形成，所以可以形成第五凹陷RC5。填充第五凹陷RC5的第三至第五绝缘层140、150和160在第二方向D2上的最大宽度W8可以大于填充第三沟槽TR3和第五沟槽TR5的第三至第五绝缘层140、150和160在第二方向D2上的宽度W9。

在根据一示例实施方式的方法中，因为第四沟槽TR4和第二孔HO2同时形成，所以可以形成第六凹陷RC6。填充第六凹陷RC6的第三绝缘层140在第二方向D2上的最大宽度W10可以大于填充第四沟槽TR4和第六沟槽TR6的第三绝缘层140在第二方向D2上的宽度W11。

图17A、图17B、图17C、图18A、图18B和图18C是示出制造图12的半导体器件的方法的剖视图。

图17A和图18A是示出其中图12的单元区域CR和第一外围区域PR1彼此连接的部分的剖视图。图17B和图18B是示出其中图12的单元区域CR的存储器单元阵列MC被提供的区域的剖视图。图17C和图18C是示出图12的第二外围区域PR2的剖视图。

为了简洁的描述，先前描述的元件可以由相同的附图标记标识而不重复其重叠描述。

参照图17A、图17B和图17C，第二孔HO2、第一凹陷RC1和第一孔HO1可以在单元区域CR中形成，然后，可以形成第一绝缘层110和第二绝缘层120以填充第二孔HO2、第一凹陷RC1和第一孔HO1。

参照图18A、图18B和图18C，可以形成第三沟槽TR3和第四沟槽TR4，可以形成第三绝缘层140、第四绝缘层150和第五绝缘层160，使得第三沟槽TR3填充有第三绝缘层140、第四绝缘层150和第五绝缘层160，并且第四沟槽TR4填充有第三绝缘层140。

如参照图7A至图11B所述，构成存储器单元阵列MC的晶体管可以在单元区域CR上形成。构成感测放大器SA的晶体管可以在第一外围区域PR1上形成。构成子字线驱动器SWD的晶体管可以在第二外围区域PR2上形成。

在根据一示例实施方式的方法中，第三沟槽TR3可以在形成第一绝缘层110和第二绝缘层120之后形成，因而第三沟槽TR3之下可以不形成凹陷。因此，填充第三沟槽TR3的第三至第五绝缘层140、150和160在第二方向D2上的宽度可以是均匀的。

在根据一示例实施方式的方法中，第四沟槽TR4可以在形成第一绝缘层110和第二绝缘层120之后形成，因而第四沟槽TR4之下可以不形成凹陷。因此，填充第四沟槽TR4的第三绝缘层140可以在第二方向D2上具有均匀的宽度。

根据本发明构思的一示例实施方式，半导体器件可以包括绝缘结构，并且这使得可以改善半导体器件的电特性。

尽管已经具体示出和描述了本发明构思的示例实施方式，但是本领域普通技术人员将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。

本申请要求享有2019年7月2日在韩国知识产权局提交的韩国专利申请第10-2019-0079528号的优先权，其全部内容通过引用合并于此。