半导体装置

技术领域

本发明涉及半导体装置。

背景技术

以往，在IPM(Intelligent Power Module：智能功率模块)中，在与作为主半导体元件的IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管，以下称为主IGBT)同一的半导体基板，设置有用于保护主IGBT的电路部。作为用于保护该主IGBT的电路部，公知有具备检测流向主IGBT的过电流(OC：Over Current)的电流感测部(例如，参照下述专利文献1)。

电流感测部是具有个数比主IGBT少(例如主IGBT的单位元件的个数的数千分之1)且结构与主IGBT相同的单位单元(元件的功能单位)的IGBT(以下，称为感测IGBT)。感测IGBT配置在与主IGBT同一半导体基板的预定区域内，并与主IGBT并联连接。在主IGBT导通时，在感测IGBT流通的集电极-发射极间电流是根据主IGBT和感测IGBT之间的单位元件数量的比率而确定的，并且其电流量小于在主IGBT流通的集电极-发射极间电流的电流量。

利用经由线缆连接到感测IGBT的主电极的控制IC(Integrated Circuit：集成电路)检测在感测IGBT流通的集电极-发射极间电流。控制IC基于在感测IGBT流通的集电极-发射极间电流的电流量，判定是否在主IGBT的集电极-发射极间流通过电流。控制IC具有在主IGBT的集电极-发射极间流通过电流的情况下，通过关断主IGBT的栅极而停止主IGBT的动作，从而切断主IGBT的集电极-发射极间电流的过电流保护功能。

对现有的半导体装置的结构进行说明。图28是示出从半导体基板的正面侧观察现有的半导体装置的布局的俯视图。图29和图30是放大图28的电流感测部附近而示出的俯视图。在图28～图30中，用粗线表示栅极流道金属与栅极流道115之间的接触孔145、以及栅极流道金属的延伸部与栅极流道115的延伸部116之间的接触孔146。

此外，在图28～图30中，省略栅极流道金属和栅极流道金属的延伸部的图示。图29、图30是图28的同一部位，各自的阴影线部位不同。在图28、图29中，用阴影线来表示p

图28～图31所示的现有的半导体装置110在半导体基板(半导体芯片)107具备主IGBT120、以及作为检测流向主IGBT120的电流的电流感测部的感测IGBT130。主IGBT120和感测IGBT130都是相同结构的沟槽栅型IGBT。在半导体基板107设置有具有第一单元区102、第二单元区103的有源区101以及包围有源区101的周围的边缘终端区106。

在第一单元区102中，在半导体基板107的内部，以包围第一单元区102的周围的方式，配置有p

此外，在第一单元区102中，在半导体基板107的正面上设置有主IGBT120的发射电极151。主IGBT120的发射电极151覆盖第一单元区102的几乎整个区域。利用发射电极151的一部分构成发射极焊盘111。在第一单元区102的与边缘终端区106的边界附近配置有栅极焊盘112。栅极焊盘112与栅极流道115连接。在第二单元区103配置有感测IGBT130的单位单元。

第二单元区103具有配置有感测IGBT130的单位单元的检测区域104、以及用于提取空穴电流的提取区域105。在提取区域105中，在半导体基板107的内部，分别选择性地设置有p

在提取区域105中，在半导体基板107的正面上，隔着场氧化膜143而配置有感测多晶硅层113。感测多晶硅层113包围检测区域104的周围。感测多晶硅层113兼做后述的栅极流道115的延伸部116。由该感测多晶硅层113、层间绝缘膜144、感测IGBT130的发射电极152构成的电容成为感测IGBT130的栅极-发射极间电容CGE的一部分。感测IGBT130的发射电极152遍及第二单元区103的几乎整个区域地设置，并且隔着层间绝缘膜144而在感测多晶硅层113上延伸。

由发射电极152的一部分构成的感测发射极焊盘114配置在提取区域105。包含多晶硅的栅极流道115配置在边缘终端区106，并包围有源区101的周围。此外，栅极流道115具有沿第二单元区103的外周延伸到第二单元区103的部分(以下，称为延伸部)116。栅极流道115的延伸部116包围第二单元区103的周围。由栅极流道115和栅极流道115的延伸部116形成的一个多晶硅层沿第一单元区102的外周延伸并包围第一单元区102的周围。

在图29、图30中，用标注符号113a的虚线来表示感测多晶硅层113的内周(检测区域104侧的端部)。分别用标注符号115a、115b的虚线来表示栅极流道115的包围有源区101的周围的部分的内周(有源区101侧的端部)和外周(半导体基板107的端部侧的端部)。在栅极流道115的延伸部116的有源区101侧的端部标注符号116a。感测多晶硅层113与栅极流道115和栅极流道115的延伸部116一体地形成。栅极流道115经由形成于层间绝缘膜144的接触孔146而与栅极金属流道153电连接。在栅极流道115电连接有主IGBT120的栅极128和感测IGBT130的栅极138。

此外，作为现有的半导体装置，提出如下沟槽栅型IGBT(例如，参照下述专利文献2)，其在埋入有栅电极的栅极沟槽之间，具有贯通发射区和基区而到达漂移区的发射极接触用沟槽，经由埋入该发射极接触用沟槽的内部的导电层而电连接有发射极和半导体部。在下述专利文献2中，因为与不具备发射极接触用沟槽的沟槽栅型IGBT相比，有效的栅极宽度变小，所以IGBT的集电极-发射极间电流的电流量少，饱和电流受到抑制。

现有技术文献

专利文献

专利文献1：日本特开2015-179705号公报

专利文献2：日本专利第5025071号公报

发明内容

技术问题

在将半导体基板107安装到基底基板的封装件组装时，或者在将该封装件组装到产品中的产品组装时，由于导电性物体(人体和部件，或者部件之间)彼此接触或接近而产生静电放电(ESD：Electro-Static Discharge)。因为感测IGBT130相对于半导体基板107的表面积的占据面积小，所以栅极-发射极间电容CGE非常小，ESD耐量低。因此，如果向感测IGBT130施加栅极-发射极间的耐压以上的栅极电压Vg(例如，80V左右)，则导致感测IGBT130的栅极沟槽136内的栅极绝缘膜137的绝缘被破坏。

另一方面，通过增大感测IGBT130的栅极-发射极间电容CGE，使栅极电压Vg相对于向感测IGBT130的栅极绝缘膜137充电的电荷Q的比例降低(Q＝CGE×Vg)，因此能够提高感测IGBT130的ESD耐量。但是，如果增大感测IGBT130的栅极-发射极间电容CGE，则在感测IGBT130的开关瞬态期间，施加于感测IGBT130的集电极-发射极间的感测电压暂时变高。感测电压暂时变大是因为在感测IGBT130的开关瞬态期间，流入感测IGBT130的栅极的栅极电流Ig变大。

流入感测IGBT130的栅极的栅极电流Ig是通过感测IGBT130的栅极-发射极间电容CGE与栅极-发射极间电压的dV/dt(单位时间的电压变化率)的乘积而计算出的(Ig＝CGE×dV/dt)。图24是示出开关电路的等效电路图。图25是示出对现有的半导体装置的电流电压波形进行模拟而得的结果的说明图。图26是示出对施加于图24的感测电阻的感测电压的电压波形进行模拟而得的结果的说明图。图25、图26的横轴均表示相同的时间经过。

图24所示的开关电路具备并联连接的主IGBT120和感测IGBT130、以及感测电阻161。感测电阻161的一端与感测IGBT130的发射极连接。感测电阻161的另一端与主IGBT120的发射极连接。此外，感测电阻161的另一端经由栅极电压源166而与主IGBT120的栅极和感测IGBT130的栅极连接。

主IGBT120的集电极和感测IGBT130的集电极经由负载L1的负载电感162连接到总线电压源163的正极。总线电压源163的负极连接到主IGBT120的发射极和感测IGBT130的发射极。在主IGBT120的集电极-发射极间以及感测IGBT130的集电极-发射极间，二极管164与负载电感162反向并联连接。

二极管164具有在主IGBT120和感测IGBT130关断时使流向IGBT120、130的集电极的电流回流的功能。在二极管164与主IGBT120的集电极和感测IGBT130的集电极之间，连接有假定布线的电感L2的感应负载165。从栅极电压源166经由栅极电阻167向主IGBT120的栅极和感测IGBT130的栅极施加栅极电压Vg。栅极电阻167由连接于半导体装置的主IGBT120和感测IGBT130的IC等外部电阻Rgext构成。

利用图24所示的开关电路模拟出的主IGBT120和感测IGBT130合在一起的关断时的电流电压波形如图25所示。因为感测IGBT130具有与主IGBT120相同的构成，所以在与主IGBT120相同的条件下与主IGBT120并联动作(导通或关断)。

接着，对利用图24所示的开关电路模拟出的主IGBT120及感测IGBT130关断时施加到感测电阻161的电压(感测电压)VSC的电压波形进行模拟而得的结果如图26所示。施加到感测电阻161的感测电压VSC是因感测IGBT130的集电极-发射极间电流ICE(由图25的符号181b表示的部位)流向感测电阻161，根据感测电阻161的电阻值RSC而在感测电阻161的端部间产生的电位差。施加到感测电阻161的感测电压VSC被外部的控制IC等检测出来。

从图26所示的结果可以确认，在感测IGBT130的集电极-发射极间电压VCE上升时(参照图25)，施加到感测电阻161的感测电压VSC暂时增大。施加到感测电阻161的感测电压VSC暂时增大是因为由于感测IGBT130的集电极-发射极间电压VCE的dV/dt(图25的符号181a所示的部位)而使感测IGBT130的栅极电流Ig增加。以下，将暂时增大的感测电压VSC设为“瞬态感测电压”。图26的符号182所示的部位是瞬态感应电压的峰电压(最大值)。感测IGBT130的栅极电流Ig变大的原因在于感测IGBT130的栅极-发射极间电容CGE和感测IGBT130的dV/dt的增加。

对于该现有例而言，测量了感测IGBT130的ESD耐量和瞬态感测电压之间的关系。图27是示出感测IGBT的ESD耐量与瞬态感测电压之间的关系的测量结果的说明图。在图27的各数据点，感测IGBT130的栅极-发射极间电容CGE在从箭头183的起点朝向终点的方向上增大。从图27所示的结果可以确认，如果为了确保ESD耐量(针对后述的ESD击穿电压的耐量)而增大感测IGBT130的栅极-发射极间电容CGE，则在感测IGBT130的开关瞬态期间，施加于感测IGBT130的集电极-发射极间的瞬态感应电压变高。

通过如此增减感测IGBT130的栅极-发射极间电容CGE，感测IGBT130的ESD耐量与瞬态感测电压的降低之间存在权衡关系。在图27中，示出表示感测IGBT的ESD耐量与瞬态感测电压之间的关系的近似直线185越位于箭头184所示的方向侧(右下侧)，则ESD耐量的提高与瞬态感测电压的降低之间的权衡关系越得到改善。在瞬态感测电压如上所述地变高的情况下，即使在主IGBT120的集电极-发射极间流通额定电流以下的低电流，过电流保护功能也容易因误动作而起作用，有可能因该过电流保护功能而使主IGBT120的动作停止。

本发明为了解决上述现有技术的问题，其目的在于，提供一种能够改善电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系的半导体装置。

技术方案

为了解决上述课题并达到本发明的目的，该发明的半导体装置具有以下特征。在半导体基板设置有有源区和终端区。所述终端区包围所述有源区的周围。所述有源区包括配置有第一绝缘栅双极型晶体管的第一单元区、以及与所述第一单元区邻接地配置的第二单元区。所述第二单元区包括配置有面积比所述第一绝缘栅双极型晶体管的面积小的第二绝缘栅双极型晶体管的第一区域、以及将所述第一单元区与所述第一区域分离的第二区域。所述第二区域包括隔着氧化膜而设置在所述半导体基板上的第一栅电极层、以及隔着层间绝缘膜而设置在所述第一栅电极层上的所述第二绝缘栅双极型晶体管的发射电极。

所述终端区在所述半导体基板上隔着所述氧化膜而具备栅极流道。所述栅极流道包围所述有源区的周围。所述栅极流道与所述第一绝缘栅双极型晶体管的第一栅电极电连接。所述第一栅电极层具有第一栅电极层部、第二栅电极层部。所述第一栅电极层部与所述第二绝缘栅双极型晶体管的第二栅电极电连接。所述第二栅电极层部在所述第二区域的内部具有从所述第一栅电极层部向所述栅极流道延伸的平面形状，并且具有10Ω以上且5000Ω以下的电阻值，且将所述第一栅电极层部与所述栅极流道电连接。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，所述第二栅电极层部具有从所述第一栅电极层部向所述栅极流道呈直线状延伸的平面形状，且将所述第一栅电极层部与和所述栅极流道连结。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，所述第二栅电极层部具有从所述第一栅电极层部蜿蜒延伸并且到达所述栅极流道的平面形状，且将所述第一栅电极层部与所述栅极流道连结。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，所述第二栅电极层部具有沿所述第二区域的外周从所述第一栅电极层部向所述栅极流道呈L字状延伸的平面形状，且将所述第一栅电极层部与所述栅极流道连结。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，两个所述第二栅电极层部并联连接在所述第一栅电极层部与所述栅极流道之间。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，所述栅极流道具有沿所述第二区域的外周延伸并且包围所述第一区域的周围的延伸部。所述第二栅电极层部具有从所述第一栅电极层部向所述栅极流道的延伸部延伸的平面形状，且将所述第一栅电极层部与所述栅极流道的延伸部连结。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，第三区域是所述有源区中的除所述第一单元区及所述第二单元区以外的部分，并且与所述终端区邻接地配置。在所述第三区域中在所述半导体基板上隔着所述氧化膜而设置有第二栅电极层。在所述第二栅电极层上隔着所述层间绝缘膜而设置有栅极焊盘。所述第二栅电极层具有第三栅电极层部、第四栅电极层部。所述第三栅电极层部隔着所述层间绝缘膜而与所述栅极焊盘对置。所述第四栅电极层部在所述第三区域的内部具有从所述第三栅电极层部向所述栅极流道延伸的平面形状，并且将所述第三栅电极层部与所述栅极流道电连接。

另外，该发明的半导体装置在上述发明的基础上，其特征在于，所述第一绝缘栅双极型晶体管是具有沿所述半导体基板的深度方向延伸的所述第一栅电极的沟槽栅结构。

根据上述发明，输入到第二绝缘栅双极型晶体管的栅极的电压被第二栅电极层部分压并减小。由此，ESD波形的脉冲难以成为超过第二绝缘栅双极型晶体管的栅极绝缘耐压的电压值，感测IGBT的栅极绝缘膜难以被绝缘击穿。另外，根据上述发明，因为第二栅电极层部不是第二绝缘栅双极型晶体管的栅极-发射极间电容，所以能够将瞬态感测电压抑制到低于现有结构的程度。

发明效果

根据本发明的半导体装置，起到能够改善电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系这样的效果。

附图说明

图1是示出从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。

图2是放大图1的第二单元区来表示的俯视图。

图3是放大图1的第二单元区来表示的俯视图。

图4是放大图1的第二单元区来表示的俯视图。

图5是放大图1的第二单元区来表示的俯视图。

图6是示出图2的剖切线A-A’处的截面结构的截面图。

图7是示出图2的剖切线B-B’处的截面结构的截面图。

图8是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图9是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图10A是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图10B是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图11是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图12A是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图12B是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。

图13是示出从半导体基板的正面侧观察实施方式3的半导体装置的一部分而得的布局的一例的俯视图。

图14是示出从半导体基板的正面侧观察实施方式3的半导体装置的一部分而得的布局的一例的俯视图。

图15是示出从半导体基板的正面侧观察实施方式3的半导体装置的一部分而得的布局的一例的俯视图。

图16是示出从半导体基板的正面侧观察实施方式4的半导体装置的一部分而得的布局的俯视图。

图17是示出从半导体基板的正面侧观察实施方式4的半导体装置的一部分而得的布局的俯视图。

图18是示出用于评价感测IGBT的ESD耐量的ESD评价装置的机器模型的电路结构的电路图。

图19是示出用于评价感测IGBT的ESD耐量的ESD评价装置的机器模型的电路结构的电路图。

图20是示出实施例1的感测电阻的电阻值与感测IGBT的ESD耐量之间的关系的特性图。

图21是示出实施例1的感测电阻的电阻值与感测IGBT的ESD耐量之间的关系的特性图。

图22是示出对实施例2的感测IGBT的ESD波形进行模拟而得的结果的说明图。

图23是示出对实施例3的感测IGBT的ESD耐量与瞬态感测电压之间的关系进行模拟而得的结果的说明图。

图24是示出开关电路的等效电路图。

图25是示出对现有的半导体装置的电流电压波形进行模拟而得的结果的说明图。

图26是示出对施加于图24的感测电阻的感测电压的电压波形进行模拟而得的结果的说明图。

图27是示出感测IGBT的ESD耐量与瞬态感测电压之间的关系的测量结果的说明图。

图28是示出从半导体基板的正面侧观察现有的半导体装置而得的布局的俯视图。

图29是放大图28的电流感测部附近来表示的俯视图。

图30是放大图28的电流感测部附近来表示的俯视图。

图31是示出图29、图30的剖切线AA-AA’处的截面结构的截面图。

符号说明

1 有源区

2 有源区的第一单元区

3 有源区的第二单元区

4 有源区的第二单元区的检测区域

5 有源区的第二单元区的提取区域

6 边缘终端区

7 半导体基板

10、10’、70、80、91a、91b 半导体装置

11 发射极焊盘

12 栅极焊盘

13 感测多晶硅层

13b 内置电阻部的第一部分的外周端部

14 感测发射极焊盘

15 栅极流道

16、16’ 栅极流道的延伸部

17、81 内置电阻部

17a、17a’、81a 内置电阻部的第一部分

17b、17b’、19、19’、71、73、73’、74、74’、81b 内置电阻部的第二部分

18、18’ 感测电容部

21 n

22、32 p型基区

23 蓄积区

24、34 n

25、35 p

26、36 沟槽

27、37 栅极绝缘膜

28、38 栅电极

29 p

41、42 p

43a 局部绝缘膜

43b 场氧化膜

44 层间绝缘膜

45、46、46’ 接触孔

47 钝化膜

48a、48b 钝化膜的开口部

51、52 发射电极

53 栅极流道金属

54、54’ 栅极流道金属的延伸部

55 栅极焊盘金属

56 集电电极

61 场限制环

62 多晶硅层

63 场板

72、72’ 感测电容部

75 多晶硅层的一部分

83 多晶硅层

90a、90b ESD评价电路

92 开关

93 电流源

94 布线电感

95 电阻负载

96 电容器

RS 感测电阻

X 与半导体基板的正面平行的方向(第一方向)

Y 与第一方向垂直的方向且与半导体基板的正面平行的方向(第二方向)

Z 厚度方向

w1 内置电阻部的第二部分的长度

w2 内置电阻部的第二部分的宽度

w3 内置电阻部与感测电容部之间的距离

w11 内置电阻部的第二部分的宽度

t 内置电阻部的厚度

具体实施方式

以下，参照附图，对本发明的半导体装置的优选实施方式进行详细说明。在本说明书和附图中，在冠以n或p的层或区域中，分别表示电子或空穴为多数载流子。另外，标注于n和p上的+和-分别是指比没有标注+和-的层和区域更高的杂质浓度和更低的杂质浓度。应予说明，在以下实施方式的说明及附图中，对同样的构成标注相同的符号，并省略重复的说明。

(实施方式1)

对实施方式1的半导体装置的结构进行说明。图1是示出从半导体基板的正面侧观察实施方式1的半导体装置而得的布局的俯视图。图2～图5是放大图1的第二单元区3来表示的俯视图。在图1～图5中，用粗线来表示栅极流道金属53与栅极流道15之间的接触孔45、以及栅极流道金属53的延伸部54与栅极流道15的延伸部16之间的接触孔46。在图1～图4中，省略栅极流道金属53和栅极流道金属53的延伸部54的图示。

图2～图5是图1的同一部位，各自的阴影线部位不同。在图1、图2中，用阴影线来表示第一p

图1～图5所示的实施方式1的半导体装置10在半导体基板(半导体芯片)7具备主IGBT(第一IGBT)20、以及检测流向该主IGBT20的电流的电流感测部。电流感测部包含具备个数比主IGBT20少且结构与主IGBT20相同的单位单元(元件的功能单位)的感测IGBT(第二IGBT)30。实施方式1的半导体装置10的等效电路相当于由图19的标注符号91b的矩形框包围的部分。主IGBT20和感测IGBT30均是相同结构的沟槽栅型IGBT。优选主IGBT20和感测IGBT30均具备相同结构的单位单元，但是也可以是不同结构。只要能够设定主IGBT20和感测IGBT30导通时的集电极-发射极间电流的比率即可。另外，优选主IGBT20和感测IGBT30的导通电压相同。

在半导体基板7设置有有源区1和边缘终端区6。有源区1具有第一单元区2、第二单元区3，并且呈大致矩形的平面形状。边缘终端区6包围有源区1的周围。边缘终端区6是有源区1与半导体基板7的端部之间的区域，缓解半导体基板7的正面侧的电场并保持耐压。耐压是指，元件在使用电压下不引起误动作、击穿的上限侧的电压。在边缘终端区6配置有场限制环(FLR：Field Limiting Ring)61、场板63(参照图7)等耐压结构。

在第一单元区2，在半导体基板7的内部，以包围第一单元区2的周围的方式配置有后述的第一p

另外，在第一单元区2中，在半导体基板7的正面上设置有主IGBT20的发射电极51。该发射电极51覆盖第一单元区2的几乎整个区域。利用发射电极51的一部分构成发射极焊盘11。在第一单元区2的与边缘终端区6之间的边界附近，在半导体基板7的正面上，隔着层间绝缘膜44而配置有栅极焊盘金属55(参照图17)。利用栅极焊盘金属55的一部分构成栅极焊盘12。在栅极焊盘12，用于输入栅极电压的输入端子与栅电极28、38电连接。

栅极焊盘金属55的周围被从栅极流道15和栅极流道金属53分别延伸的部分(以下，称为延伸部)16’、54’包围(参照图16、图17)。栅极流道金属53的延伸部54’经由层间绝缘膜44的接触孔46’而与栅极流道15的延伸部16’接触。第一p

在第二单元区3配置有感测IGBT30的单位单元。第二单元区3具有与边缘终端区6相邻的大致矩形状的平面形状。具体地说，第二单元区3配置在第一单元区2的凹部内，其3边与第一单元区2对置，剩余的1边与边缘终端区6对置。第二单元区3具有配置有感测IGBT30的单位单元的检测区域(第一区域)4、以及用于提取空穴电流的提取区域(第二区域)5。从检测区域4提取流向感测IGBT30的主电流(集电极-发射极间电流)而进行检测。

基于流向感测IGBT30的主电流的电流量和感测IGBT30的单位单元数量，计算出流向主IGBT20的主电流，并且判断流向主IGBT20的主电流是否为过电流。在第二单元区3不配置主IGBT20。检测区域4具有例如大致矩形状的平面形状。提取区域5以例如大致矩形状来包围检测区域4的周围。在提取区域5，第一p

第一p

通过第一p

另外，在提取区域5中，在半导体基板7的正面上，隔着场氧化膜43b而配置有包含多晶硅(poly-Si)的感测多晶硅层(第一栅电极层)13。感测多晶硅层13隔着场氧化膜43b覆盖提取区域5的几乎整个区域。感测多晶硅层13具有包含多晶硅的内置电阻部17和感测电容部18(参照图4)。内置电阻部17和感测电容部18彼此分离地配置。在图4中，分别用粗双点划线和粗虚线来包围内置电阻部17和感测电容部18的范围。

内置电阻部17是感测IGBT30的栅电极38(参照图6、图7)与栅极流道15的连接部。内置电阻部17具有与感测IGBT30的栅电极38(参照图7)电连接的第一部分(第一栅电极层部)17a、以及将该第一部分17a与栅极流道15连结的第二部分(第二栅电极层部)17b(参照图3、图4)。内置电阻部17的第一部分17a、第二部分17b的串联电阻作为感测IGBT30的内置电阻而起作用，其电阻值是内置电阻部17的第一部分17a、第二部分17b的电阻值的总和。

作为感测IGBT30的内置电阻而起作用的内置电阻部17处于电连接在主IGBT20的栅电极28与感测IGBT30的栅电极38之间的状态。内置电阻部17的第一部分17a包围检测区域4的周围。内置电阻部17的第一部分17a的外周端部的轮廓形状是大于检测区域4的大致矩形状。

内置电阻部17的第一部分17a的外周端部13b可以向后述的第二方向Y与检测区域4分离。由于内置电阻部17的第一部分17a的外周端部13b与检测区域4分离，所以能够降低因感测IGBT30的沟槽36产生的内置电阻值的不平衡。内置电阻部17的第一部分17a的内周端部(检测区域4侧的端部)13a从提取区域5向检测区域4延伸而与感测IGBT30的栅电极38接触(参照图7)。

内置电阻部17的第二部分17b位于内置电阻部17的第一部分17a与栅极流道15之间，并连结内置电阻部17的第一部分17a和栅极流道15。内置电阻部17的第二部分17b可以以在与栅极流道15的连结部位与栅极流道15垂直的轴(平行于剖切线B-B’的轴)为中心而配置为线对称，并且在提取区域5的内部，在例如与该轴平行且与半导体基板7的正面平行的方向(以下，称为第一方向)X上呈直线状延伸。

第二部分17b的第一方向X上的长度w1越长，并且第二部分17b的与第一方向X垂直的方向且与半导体基板7的正面平行的方向(以下，称为第二方向)Y上的宽度w2越窄，且内置电阻部17的与半导体基板7的正面垂直的方向(厚度方向Z)上的厚度t(参照图7)越薄，则内置电阻部17的电阻越高。内置电阻部17的第二部分17b的电阻值通过ρ×w1/(w2×t)而计算出来。在此，ρ是感测多晶硅层13的电阻率，w1是内置电阻部17的第二部分17b的第一方向X上的长度，(w2×t)是内置电阻部17的第二部分17b的表面积。内置电阻部17的电阻值可以是10Ω以上且5000Ω以下的程度。

感测电容部18与内置电阻部17分离预定距离w3地配置，并且包围该内置电阻部17的周围。在图2～图4中，用标注符号13b的粗双点划线来表示内置电阻部17的第一部分17a的外周端部。用标注符号13c的粗虚线来表示感测电容部18的内周。感测电容部18与后述的栅极流道15的延伸部16连接。该感测电容部18和由层间绝缘膜44及发射电极52构成的电容成为感测IGBT30的栅极-发射极间电容CGE的一部分。感测IGBT30的发射电极52隔着层间绝缘膜44(参照图6)而延伸到感测多晶硅层13上。另外，在想要减小感测IGBT30的电容的情况下，也可以不设置感测电容部18。

感测IGBT30的发射电极52遍及第二单元区3的几乎整个区域地设置。感测IGBT30的发射电极52与主IGBT20的发射电极51分离地配置。感测发射极焊盘14是发射电极52的在钝化膜47的开口部48b露出的部分，由发射电极52的一部分构成。例如，在感测发射极焊盘14与栅极流道15之间配置有内置电阻部17。感测发射极焊盘14隔着层间绝缘膜44而与感测电容部18对置。

栅极流道15配置在边缘终端区6，并且包围有源区1的周围。另外，栅极流道15具有沿第二单元区3的外周在第二单元区3延伸的部分(以下，称为延伸部)16。栅极流道15的延伸部16是感测多晶硅层13的一部分。栅极流道15的延伸部16包围第二单元区3的周围。由栅极流道15和栅极流道15的延伸部16形成的1个多晶硅层沿第一单元区2的外周延伸，并且包围第一单元区2的周围。

栅极流道金属53和栅极流道金属53的延伸部54分别在厚度方向Z上隔着层间绝缘膜44而与栅极流道15和栅极流道15的延伸部16对置，并且在厚度方向Z上经由贯通层间绝缘膜44的接触孔45、46而与栅极流道15和栅极流道15的延伸部16接触。

在图2～图4中，用标注符号13a的虚线来表示感测多晶硅层13的内周(检测区域4侧的端部)。在图2～图5中，用标注符号15a、15b的虚线而分别表示栅极流道15的包围有源区1的周围的部分的内周(有源区1侧的端部)和外周(半导体基板7的端部侧的端部)。在栅极流道15的延伸部16的有源区1侧的端部标注符号16a。在栅极流道15电连接有主IGBT20和感测IGBT30的各栅电极28、38(参照图6、图7)。

接着，对实施方式1的半导体装置10的截面结构进行说明。如图6、图7所示，实施方式1的半导体装置10在有源区1的第一单元区、第二单元区分别具备主IGBT20的多个单位单元和感测IGBT30的多个单位单元。主IGBT20的单位单元由设置于半导体基板7的正面侧的p型基区22、n

主IGBT20的单位单元配置在第一单元区2的被第一p

在半导体基板7的内部，在距半导体基板7的正面比p型基区22深的位置设置有n

利用埋入有栅电极28的1个沟槽26以及与该沟槽26相邻的台面区域构成主IGBT20的1个单位单元。第一p

发射电极51可以经由势垒金属及接触插塞而与n

发射电极51是例如铝硅(Al-Si)电极。发射电极51通过层间绝缘膜44而与栅电极28电绝缘。发射电极51被钝化膜47覆盖。利用发射电极51的在钝化膜47的开口部48a露出的部分构成发射极焊盘11。在半导体基板7的背面的表面层，遍及半导体基板7的整个背面而设置有主IGBT20的p

感测IGBT30的单位单元配置在第二单元区3的检测区域4的被第二p

n

在p型基区32与n

沟槽36被配置为例如沿与主IGBT20的沟槽26所延伸的方向相同的第一方向X延伸的条纹状。栅电极38隔着栅极绝缘膜37而设置在沟槽36的内部。利用埋入有栅电极38的1个沟槽36、以及与该沟槽36相邻的台面区域构成感测IGBT30的1个单位单元。p型基区32、n

第二p

感测IGBT30的发射电极52在厚度方向Z上经由贯通层间绝缘膜44的接触孔而与n

发射电极52利用层间绝缘膜44而与栅电极38电绝缘。发射电极52被钝化膜47覆盖。利用发射电极52的在钝化膜47的开口部48b露出的部分构成感测发射极焊盘14。感测发射极焊盘14可以配置在例如第二单元区3的提取区域5。主IGBT20的p

在第二单元区3的提取区域5，在半导体基板7的正面的表面区域，选择性地设置有第一p

在提取区域5，在半导体基板7的正面上隔着场氧化膜43b而设置有感测多晶硅层13的内置电阻部17和感测电容部18。内置电阻部17的第一部分17a在厚度方向Z上隔着场氧化膜43b和局部绝缘膜43a而与第一p

内置电阻部17的第二部分17b配置在内置电阻部17的比第一部分17a更靠边缘终端区6侧的位置，并且与内置电阻部17的第一部分17a连结。内置电阻部17的第二部分17b在厚度方向Z上隔着场氧化膜43b而与第一p

内置电阻部17的第二部分17b向边缘终端区6侧延伸而与栅极流道15连结。感测电容部18兼作为栅极流道15的延伸部16，并且与栅极流道15连结。感测IGBT30的发射电极52隔着层间绝缘膜44从检测区域4延伸到内置电阻部17的第一部分17a、第二部分17b和感测电容部18上。主IGBT20的发射电极51隔着层间绝缘膜44从第一单元区2延伸到感测电容部18上。

内置电阻部17的第一部分17a、第二部分17b和感测电容部18利用层间绝缘膜44而与发射电极51、52电绝缘。栅极流道金属53和栅极流道金属53的延伸部54分别经由层间绝缘膜44的接触孔45、46而与栅极流道15和栅极流道15的延伸部16接触。在图6、图7中，图示出了分别各设置2个接触孔45、46的情况，但是接触孔45、46的个数能够进行各种改变。

在边缘终端区6中，在半导体基板7的正面的表面区域，1个以上的场限制环61被设置为包围有源区1的周围的同心圆状。在各场限制环61上隔着场氧化膜43b而设置有多晶硅层62。在多晶硅层62上隔着层间绝缘膜44而设置有场板63。场板63经由层间绝缘膜44的接触孔而与多晶硅层62接触。

例如，假设施加于现有结构(参照图24、图28～31)的IGBT120、IGBT130的栅极焊盘112与感测发射极焊盘114之间的ESD(静电放电)的机器模型的电路结构。参照图18所示，ESD的机器模型成为与IGBT的栅极焊盘112连接的RLC电路(电阻器(R)、电感(Lm)及电容器(C))。因此，ESD波形满足RLC电路的谐振条件并进行振荡(参照图22)。

如果因该振荡而使ESD波形的初始脉冲的电压变为超过感测IGBT130的栅极绝缘耐压的电压值，则感测IGBT130的栅极沟槽136内的栅极绝缘膜137被绝缘击穿。因此，感测IGBT130的ESD耐量需要被设定为，使ESD波形的初始脉冲的电压值为感测IGBT130的栅极绝缘耐压以下。

另一方面，根据实施方式1，感测IGBT的栅极与利用包含多晶硅的内置电阻部的第二部分而构成的高电阻的内置电阻连接。因为利用该内置电阻部降低ESD的初始的脉冲电压的dV/dt，所以ESD波形的初始脉冲的峰电压降低。由此，因为ESD波形的初始脉冲的峰电压难以达到超过感测IGBT的栅极绝缘耐压的电压值，并且感测IGBT的栅极沟槽内的栅极绝缘膜难以被绝缘击穿，所以能够提高ESD耐量。

另外，根据实施方式1，通过设置由多晶硅构成的内置电阻部，感测IGBT的栅极-发射极间电容CGE不会增加。因此，即使因内置电阻部而使ESD耐量提高，也能够将与感测IGBT的栅极-发射极间电容CGE的大小成比例地变高的瞬态感测电压设置为与不设置内置电阻的现有结构相同的程度。由此，能够在将瞬态感测电压维持得低的情况下，仅提高ESD耐量，因此能够改善电流感测部的ESD耐量的提高与瞬态感测电压的降低之间的权衡关系。

(实施方式2)

接着，对实施方式2的半导体装置的结构进行说明。图8～图12是示出从半导体基板的正面侧观察实施方式2的半导体装置的一部分而得的布局的一例的俯视图。从半导体基板7的正面侧观察实施方式2的整个半导体装置10’而得的布局与实施方式1的半导体装置10(参照图1)相同。在图8～图12中，放大图1的第二单元区3，并用阴影线来表示感测多晶硅层13和栅极流道15。在图8～图12中，用粗双点划线来包围内置电阻部17的第二部分17b的范围。另外，在图8～图12中，省略发射电极51、52(参照图1、图4、图5)的图示。

实施方式2的半导体装置10’与实施方式1的半导体装置10的不同点在于，内置电阻部17的第一部分17a’在提取区域5中的占有面积小。内置电阻部17的第一部分17a’只要被配置为能够连结内置电阻部17的第二部分17b和感测IGBT30的栅电极38的程度即可。例如，内置电阻部17的第一部分17a’沿检测区域4与提取区域5之间的边界设置，并且以大致矩形状包围检测区域4的周围。内置电阻部17的第一部分17a’的外周端部的轮廓形状是稍微大于检测区域4的大致矩形状。

内置电阻部17的第二部分17b与实施方式1同样地具有沿第一方向X延伸的直线状的平面形状。内置电阻部17的第二部分17b与实施方式1同样地，位于内置电阻部17的第一部分17a’与栅极流道15之间，而连结内置电阻部17的第一部分17a’和栅极流道15(图8)。

可以利用内置电阻部17的第二部分17b’来连结内置电阻部17的第一部分17a’和栅极流道15的延伸部16(图9)。在该情况下，例如，内置电阻部17的第二部分17b’位于内置电阻部17的第一部分17a’与栅极流道15的延伸部16之间。在被栅极流道15的延伸部16包围的区域内，在发射电极52内配置有感测发射极焊盘14。

另外，内置电阻部17的第二部分19可以具有从内置电阻部17的第一部分17a’沿X方向或Y方向蜿蜒延伸且到达栅极流道15的平面形状(图10B、图10A)。在该情况下，内置电阻部17的第二部分19优选在与检测区域4的中心对置的位置，与内置电阻部17的第一部分17a’连结。

感测电容部18’可以增大在提取区域5的占有面积与内置电阻部17的第一部分17a’的占有面积减小的量对应的量(图8、图9、图10A、图10B)。可以构成为在提取区域5不设置感测电容部18’而仅构成栅极流道15的延伸部16(图11、图12A、图12B)。在不设置感测电容部18’而仅构成栅极流道15的延伸部16(沿接触孔46设置的阴影线部分)的情况下，在沿深度方向隔着层间绝缘膜和场氧化膜而对置的感测发射极焊盘14与半导体基板7之间，不存在感测多晶硅层13(图11、图12A、图12B)。

另外，在提取区域5不设置感测电容部18’而仅构成栅极流道15的延伸部16的情况下，内置电阻部17的第二部分19’的一端可以与栅极流道15连结，并且以包围内置电阻部17的第一部分17a’的周围的方式延伸大致一周，另一端与第一部分17a’连结(图12B)。在该情况下，内置电阻部17的第二部分19’的另一端优选在与检测区域4的中心对置的位置，与内置电阻部17的第一部分17a’连结。

虽然省略图示，但是可以将图10A、图10B所示的实施方式2的半导体装置10’应用于图9所示的实施方式2的半导体装置10’，使内置电阻部17的第二部分19具有从内置电阻部17的第一部分17a’蜿蜒延伸并且到达栅极流道15的延伸部16的平面形状。也可以将图11所示的实施方式2的半导体装置10’应用于图9所示的实施方式2的半导体装置10’，不设置感测电容部18’而仅构成栅极流道15的延伸部16。

可以将图10A、图10B、图11所示的实施方式2的半导体装置10’应用于图9所示的实施方式2的半导体装置10’，使内置电阻部17的第二部分19呈从内置电阻部17的第一部分17a’蜿蜒延伸且到达栅极流道15的延伸部16的平面形状，并且不设置感测电容部18’而仅构成栅极流道15的延伸部16。在实施方式1的半导体装置10中，可以不设置感测电容部18，而配置图11所示的实施方式2的半导体装置10’的栅极流道15的延伸部16。

如以上说明所述，根据实施方式2，只要利用内置电阻部的第二部分将内置电阻部的第一部分和栅极流道电连接，内置电阻部就作为感测IGBT的内置电阻而起作用。因此，即使各种改变内置电阻部的第一部分、第二部分和感测电容部的平面形状，也能够获得与实施方式1相同的效果。

(实施方式3)

接着，对实施方式3的半导体装置的结构进行说明。图13～图15是示出从半导体基板的正面侧观察实施方式3的半导体装置的一部分而得的布局的一例的俯视图。从半导体基板7的正面侧观察实施方式3的整个半导体装置70而得的布局与实施方式1的半导体装置10(参照图1)相同。在图13～图15中，放大图1的第二单元区3，用阴影线来表示感测多晶硅层13和栅极流道15。在图13～图15中，用粗双点划线来包围内置电阻部17的第二部分71、73、74、73’、74’的范围。另外，在图13～图15中，省略发射电极51、52(参照图1、图4、图5)的图示。

实施方式3的半导体装置70与图8所示的实施方式2的半导体装置10’不同的点在于，在提取区域5内，使内置电阻部17的第二部分71以狭窄的宽度w11延伸得长而成为高电阻。在图13所示的实施方式3的半导体装置70中，感测电容部72与栅极流道15连结。感测电容部72不与栅极流道15的延伸部16接触。感测电容部72占提取区域5的表面积的大半。

检测区域4被配置为比感测电容部72更加与栅极流道15分离，且其周围被提取区域5包围。内置电阻部17的第一部分17a’与实施方式2同样地，沿检测区域4与提取区域5之间的边界设置，并且以大致矩形状包围检测区域4的周围。内置电阻部17的第一部分17a’的外周端部的轮廓形状与实施方式2同样地，是稍微大于检测区域4的大致矩形状。

内置电阻部17的第一部分17a’可以设置为以相同宽度w12遍及包围检测区域4的周围的整周，也可以在矩形状的各边中的仅预定的边设置不同的宽度w12’。内置电阻部17的第二部分71具有L字状的平面形状。例如，内置电阻部17的第二部分71从栅极流道15在感测电容部72与栅极流道15的延伸部16之间，沿第二单元区3的外周的与第一单元区2对置的2边延伸。

内置电阻部17的第二部分71的L字的一端与栅极流道15连结。内置电阻部17的第二部分71的L字的另一端与内置电阻部17的第一部分17a’连结。内置电阻部17的第一部分17a’可以在3边被感测电容部72包围周围。在内置电阻部17的第一部分17a’与栅极流道15之间配置有感测发射极焊盘14。感测发射极焊盘14隔着层间绝缘膜而与感测电容部72对置。

图14、图15所示的实施方式3的半导体装置70与图13所示的实施方式3的半导体装置70的不同点在于，在提取区域5内，配置2个具有内置电阻部17的L字状的平面形状的第二部分。内置电阻部17的2个第二部分的合成电阻作为感测IGBT30的内置电阻而起作用。内置电阻部17的2个第二部分例如如下所示地配置。

如图14所示，内置电阻部17的一个第二部分73从栅极流道15在感测电容部72’与栅极流道15的延伸部16之间，沿第二单元区3的外周的与第一单元区2对置的2边延伸。内置电阻部17的一个第二部分73的L字的一端与栅极流道15连结。内置电阻部17的一个第二部分73的L字的另一端与内置电阻部17的第一部分17a’的栅极流道15侧连结。

内置电阻部17的另一个第二部分74隔着感测电容部72’配置在与内置电阻部17的一个第二部分73对置的位置。内置电阻部17的另一个第二部分74从栅极流道15侧在感测电容部72’与栅极流道15的延伸部16之间，从第二单元区3的外周的与第一单元区2对置的3边中的、没有配置一个第二部分73的1边沿与该1边连续的1边而延伸。

内置电阻部17的另一个第二部分74的L字的一端经由感测多晶硅层13的一部分75而与栅极流道15连结。内置电阻部17的另一个第二部分74的L字的另一端与内置电阻部17的第一部分17a’的栅极流道15的延伸部16侧连结。感测电容部72’具有例如大致矩形状的平面形状。

如图15所示，内置电阻部17的第二部分73’、74’的L字的另一端都可以在内置电阻部17的第一部分17a’与感测电容部72’之间延伸。在该情况下，例如，内置电阻部17的第二部分73’、74’的L字的一端分别与栅极流道15的不同的部位连结。内置电阻部17的第二部分73’、74’的L字的另一端都与内置电阻部17的第一部分17a’连结。

如以上说明所述，根据实施方式3，能够获得与实施方式1、实施方式2相同的效果。另外，根据实施方式3，通过在提取区域内使内置电阻部的第二部分以狭窄的宽度延伸得长，从而能够将感测IGBT的内置电阻设置为高电阻。

(实施方式4)

接着，对实施方式4的半导体装置的结构进行说明。图16、图17是示出从半导体基板的正面侧观察实施方式4的半导体装置的一部分而得的布局的俯视图。从半导体基板7的正面侧观察实施方式4的整个半导体装置80而得的布局与实施方式1的半导体装置10(参照图1)相同。图16、图17是放大图1的主IGBT的栅极焊盘12的附近来表示的俯视图。图16、图17是图1的同一部位，各自的阴影线部位不同。在图16中，省略发射电极51和栅极焊盘金属55(参照图17)的图示。

在图16中，用阴影线来表示多晶硅层83和栅极流道15。在图17中，用阴影线来表示栅极流道金属53、栅极流道金属53的延伸部54’及栅极焊盘金属55。在图16中，用粗双点划线来包围内置电阻部81的第二部分81b的范围。在图16、图17中，用粗线来表示形成于层间绝缘膜44的、栅极流道金属53与栅极流道15之间的各接触孔45、栅极流道金属53的延伸部54’与栅极流道15的延伸部16’之间的接触孔46’、以及栅极焊盘金属55与多晶硅层83之间的接触孔45’。

实施方式4的半导体装置80与实施方式1的半导体装置10的不同点在于，代替第二单元区3，在配置有栅极焊盘12的区域(第三区域)配置有多晶硅层83。实施方式4的半导体装置80的等效电路相当于由图18的标注符号91a的矩形框包围的部分。多晶硅层83隔着场氧化膜43b而设置在半导体基板7的正面上。多晶硅层83具有内置电阻部81和栅极流道15的延伸部16’。内置电阻部81是将彼此分离地配置的栅极焊盘金属55和栅极流道15电连接的连接部。

在实施方式4的半导体装置80中，处于内置电阻部81经由栅极流道15而与主IGBT20的栅电极28连接的状态。内置电阻部81具有与栅极焊盘12电连接的第一部分(第三栅电极层部)81a、以及将该第一部分81a与栅极流道15电连接的第二部分(第四栅电极层部)81b。内置电阻部81的第一部分81a隔着层间绝缘膜44而与整个栅极焊盘12对置。栅极焊盘12由栅极焊盘金属55的在钝化膜47的开口部露出的部分构成。栅极焊盘金属55隔着层间绝缘膜44设置在多晶硅层83上。

内置电阻部81的第一部分81a只要隔着层间绝缘膜44而与栅极焊盘12的整个面对置即可，内置电阻部81的第一部分81a的外周端部的轮廓形状只要是至少稍微大于栅极焊盘12的大致矩形状即可。内置电阻部81的第二部分81b将内置电阻部81的第一部分81a和栅极流道15的延伸部16’连结。在实施方式4的半导体装置80中，与实施方式2同样地，内置电阻部81的第一部分81a的电阻值小于第二部分81b的电阻值，内置电阻部81的第二部分81b主要作为感测IGBT30的内置电阻而起作用。

内置电阻部81的第二部分81b例如位于内置电阻部81的第一部分81a与栅极流道15的延伸部16’之间，并且具有从内置电阻部81的第一部分81a向栅极流道15的延伸部16’延伸的直线状的平面形状。虽然省略图示，但是内置电阻部81的第二部分81b也可以例如位于内置电阻部81的第一部分81a与栅极流道15之间，而将内置电阻部81的第一部分81a和栅极流道15连结。

栅极流道15的延伸部16’具有大致U字状的平面形状，U字的两端部分别与栅极流道15的不同部位连结。利用栅极流道15和该栅极流道15的延伸部16’，形成包围内置电阻部81的周围的大致矩形状的平面形状。

可以将实施方式4的半导体装置80应用于实施方式1～3的半导体装置10、10’、70，而在第二单元区3与配置有栅极焊盘12的区域这两者分别配置有内置电阻部17、81。

如以上说明所述，根据实施方式4，即使在利用内置电阻部将栅极焊盘和栅极流道连结的情况下，也能够获得与实施方式1～3相同的效果。另外，根据实施方式4，成为通过在配置有栅极焊盘的区域设置内置电阻部而使栅极电阻与感测IGBT连接的构成，但是成为栅极电阻也与主IGBT连接的构成。由此，主IGBT的栅极电压的米勒期间变大，开关损耗恶化。因此，在感测IGBT的栅极流道与检测区域之间设置内置电阻部更能够防止开关的损耗恶化。

(实施例1)

接着，对感测IGBT30的ESD耐量进行验证。图18、图19是示出用于评价感测IGBT的ESD耐量的ESD评价装置的机器模型的电路结构的电路图。图20、图21是示出实施例1的感测电阻的电阻值与感测IGBT的ESD耐量之间的关系的特性图。图20、图21分别利用图18、图19所示的ESD评价电路90a、90b而进行测定。

图18所示的半导体装置91a相当于实施方式4的半导体装置80(参照图16、图17)，具备并联连接的主IGBT20和感测IGBT30、以及连接在主IGBT20的栅极与开关92之间的内置电阻RG。半导体装置91a的内置电阻RG相当于内置电阻部81的第二部分81b。

如果导通图18所示的ESD评价电路90a的开关92，则充电至电容器96的电荷被供给到主IGBT20和感测IGBT30，直到变为固定的电压(以下，将该成为固定的电压称为ESD的施加电压)。另外，因为将感测IGBT30的发射极接地，而不将主IGBT20的发射极接地，所以仅向感测IGBT30的栅极-发射极间供给电荷。

电流源93的正极与开关92连接，电流源93的负极被接地。假设为装置的布线的电感Lm的布线电感94和假设为布线的电阻Rm的电阻负载95串联连接在电流源93的正极与开关92之间。在电流源93的正极-负极间假设为由布线等产生的寄生电容的电容器96连接在电流源93的正极与布线电感94之间。

图19所示的ESD评价电路90b与图18所示的ESD评价电路90a的不同点在于，内置电阻RG连接在主IGBT20的栅极与感测IGBT30的栅极间。图19的半导体装置91b相当于实施方式1的半导体装置10(参照图2～5)，具备并联连接的主IGBT20和感测IGBT30、以及连接在主IGBT20的栅极与感测IGBT30的栅极间的内置电阻RG。半导体装置91b的内置电阻RG相当于内置电阻部17的第二部分17b。

如果导通开关92，则充电至图19所示的ESD评价电路90b的电容器96的电荷经由传感器的内置电阻RG而充电(charge)至感测IGBT30的栅极。如果此时的电压变为超过感测IGBT30的栅极绝缘耐压的电压值，则栅极绝缘膜37被绝缘击穿。

利用图18所示的ESD评价电路90a，各种改变半导体装置91a的内置电阻RG的电阻值，在图20中示出感测IGBT30的内置电阻RG的电阻值与ESD耐量之间的关系(以下，称为实施例1)。在图21中示出利用图18、图19所示的ESD评价电路90a、90b，分别对半导体装置91a、91b的感测IGBT30的内置电阻RG的电阻值与感测IGBT30的栅极-发射极间的峰电压之间的关系进行模拟而得的结果。

从图20所示的结果确认，内置电阻RG的电阻值越高，则感测IGBT30的ESD耐量就能够越高。图20中的箭头方向示出感测IGBT30的ESD耐量变高的方向。另外，从图20所示的结果确认，感测IGBT30的ESD击穿电压与内置电阻RG的电阻值的高度成比例地提高。从图21所示的结果确认，内置电阻RG的电阻值越高，则感测IGBT30的栅极-发射极间的峰电压就能够越低。可知在图18、图19中的任一ESD评价电路90a、90b中，都是基本相同的结果。

图20、图21的横轴是内置电阻RG的电阻值[Ω]。在图20的纵轴，以任意单位(arbitrary unit(a.u.))来表示在栅极绝缘膜37被绝缘击穿时供给到感测IGBT30的ESD的施加电压。在图21的纵轴，以任意单位来表示感测IGBT30的栅极-发射极间的峰电压。

(实施例2)

接着，对向感测IGBT30的ESD的施加电压与内置电阻RG的电阻值之间的关系进行验证。在图22中示出利用上述图19所示的ESD评价电路90b，各种改变半导体装置91b的内置电阻RG的电阻值，对在感测IGBT30的栅极产生的ESD波形进行模拟而得的结果(以下，称为实施例2)。图22是示出对实施例2的感测IGBT的ESD波形进行模拟而得的结果的说明图。图22的横轴是经过时间[秒(s)]，在纵轴，以任意单位来表示感测IGBT30的栅极-发射极间电压。省略在现有例(参照图28～图31)的栅极产生的ESD波形的图示。现有例与实施例2的不同点在于，不具有本发明的内置电阻RG(内置电阻部81的第二部分81b)。

在现有例中，施加于感测IGBT130的栅极的电压振荡，由初始脉冲的电压(相当于图22的由符号99表示的部位)产生的ESD的施加电压变高。因此，确认在成为超过感测IGBT130的栅极绝缘耐压的电压值时，感测IGBT130的栅极绝缘膜37被绝缘击穿。另一方面，从图22所示的结果确认，在实施例2中，虽然施加于感测IGBT30的栅极的电压振荡，但是与现有例相比，初始脉冲的电压值变小。除此以外可知，越提高包含多晶硅的内置电阻RG的电阻值，初始脉冲的电压值就能够越小。认为只要该初始脉冲的电压峰值小，栅极绝缘膜37就难以被绝缘击穿，ESD耐量提高。

另一方面，根据图21的结果，认为因为半导体装置91a的ESD评价电路90a的初始脉冲的电压峰值与半导体装置91b的ESD评价电路90b的初始脉冲的电压峰值是相同值，所以在半导体装置91a和半导体装置91b中ESD耐量能够获得相同的效果。在将内置电阻RG设置于半导体装置91a的情况下，虽然主IGBT20和感测IGBT30的栅极电阻增加，但是因为主IGBT20的栅极-发射极间电容CGE大，所以开关的米勒期间延长，开关损耗恶化。

另一方面，在半导体装置91b设置有内置电阻RG的情况下，虽然仅感测IGBT30的栅极电阻增加，但是因为感测IGBT30的栅极-发射极间电容CGE小到主IGBT20的1/1000，所以感测IGBT30的开关的米勒期间非常小。因此，即使在半导体装置91b设置内置电阻RG，米勒期间的增加也变小，能够减少开关损耗恶化。因此，如果假定低开关损耗，则希望在半导体装置91b设置内置电阻RG。

优选的是，内置电阻RG的电阻值可以被设为10Ω以上且5000Ω以下。作为其理由，列举以下2个理由。第1个理由是因为，如果包含多晶硅的内置电阻RG的电阻值过高，则因流向内置电阻RG的电流导致在内置电阻RG热量集中而容易击穿。相对于在现有例中在检测区域104引起击穿，在本发明中，因为如上所述地因在内置电阻RG热量集中而导致在内置电阻RG引起热击穿，所以ESD耐量(相当于图20的纵轴的ESD击穿电压)降低。第2个理由是因为，如果内置电阻RG大于5000Ω，则感测IGBT30的栅极电压的米勒期间延长，开关损耗恶化。如以上所述，只要内置电阻RG的电阻值为5000Ω以下，就能够同时减少热击穿和开关损耗的影响度。

(实施例3)

接着，对感测IGBT30的ESD耐量与瞬态感测电压(施加于感测电阻161的感测电压VSC：参照图24)之间的关系进行验证。在图23中示出利用上述图18所示的ESD评价电路90a，对半导体装置91a的内置电阻RG的电阻值(150Ω、200Ω、250Ω)、感测IGBT30的ESD耐量与瞬态感测电压之间的关系进行模拟而得的结果(以下，称为实施例3)。另外，在图23中示出利用图24所示的开关电路，对现有例的感测IGBT130的ESD耐量与瞬态感测电压之间的关系进行模拟而得的结果。图23是示出对实施例3的感测IGBT的ESD耐量与瞬态感测电压之间的关系进行模拟而得的结果的说明图。图23的横轴和纵轴都是任意单位。

从图23所示的结果可知，在现有例中，如果在感测IGBT130中增加栅极-发射极间的电容，则ESD耐量变高，但是瞬态感测电压也变高。相对于此，在实施例3中，由于具备内置电阻RG，所以与除了不具备内置电阻RG以外都是相同条件的现有例相比，能够在维持瞬态感测电压的状态下，仅提高ESD耐量。另外，在实施例3中能够确认，随着增大感测IGBT30的内置电阻RG，在维持瞬态感测电压的状态下，仅提高ESD耐量。因此，通过设置内置电阻RG，能够改善瞬态感测电压与ESD耐量的权衡。

以上，本发明不限于上述实施方式，在不脱离本发明的主旨的范围内能够进行各种变更。另外，本发明即使反转导电型(n型、p型)而同样成立。

工业上的可利用性

如上，本发明的半导体装置对于在与主IGBT同一半导体基板具备检测流向主IGBT的过电流的感测IGBT的半导体装置是有用的，特别适用于内置有控制IC的IPM。