半导体存储装置及其制造方法

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本申请案享有以日本专利申请2019-128985号(申请日：2019年7月11日)为基础申请的优先权。本申请通过参考该基础申请而包含基础申请的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置及其制造方法。

背景技术

半导体存储器的通道半导体层的特性对存储单元的性能影响较大。例如，若通道半导体层的迁移率较低，则存储单元的阈值电压变高，导致存储单元的动作电压变高。

发明内容

本发明的实施方式提供一种能够提升半导体层特性的半导体存储装置及其制造方法。

实施方式的半导体存储装置具备：积层体，将多个导电层隔着绝缘层在第1方向上积层而成；半导体层，贯通所述积层体，在所述第1方向上延伸，且含有金属原子；及存储器膜，包含设置在所述积层体与所述半导体层之间的第1绝缘膜、电荷储存层及第2绝缘膜。所述半导体层包围将所述积层体贯通且在所述第1方向上延伸的第3绝缘膜，所述半导体层内的至少1个晶粒具有包围所述第3绝缘膜的形状。

附图说明

图1是表示第1实施方式的半导体存储装置的构成的剖视图。

图2(a)及(b)、图3(a)及(b)、图4(a)及(b)、图5(a)及(b)是表示第1实施方式的半导体存储装置的制造方法的剖视图。

图6是表示第1实施方式的第1变化例的半导体存储装置的制造方法的剖视图。

图7是表示第1实施方式的第2变化例的半导体存储装置的制造方法的剖视图。

图8(a)及(b)是用来对第1实施方式的通道半导体层进行说明的立体图。

图9是表示第2实施方式的半导体存储装置的构成的剖视图。

图10(a)及(b)、图11(a)及(b)、图12(a)及(b)、图13(a)及(b)是表示第2实施方式的半导体存储装置的制造方法的剖视图。

图14是用来对第2实施方式的晶粒的粒径进行说明的图。

图15是用来对第2实施方式的半导体存储装置进行说明的曲线图。

图16是用来对第2实施方式的半导体存储装置进行说明的另一曲线图。

图17(a)及(b)、图18(a)及(b)是表示第3实施方式的半导体存储装置的制造方法的剖视图。

具体实施方式

以下，一边参考附图一边对实施方式进行说明。在图1至图18中，对同一或类似的构成标注同一符号，且省略重复说明。

(第1实施方式)

图1是表示第1实施方式的半导体存储装置的构成的剖视图。图1的半导体存储装置具备三维半导体存储器。

图1的半导体存储装置具备：衬底1、下部绝缘膜2、源极侧导电层3、上部绝缘膜4、多个电极层5、多个绝缘层6、覆盖绝缘膜7、漏极侧导电层8、第1层间绝缘膜9、第2层间绝缘膜10、多个接触插塞11、作为第2绝缘膜例的阻挡绝缘膜12、电荷储存层13、作为第1绝缘膜例的隧道绝缘膜14、通道半导体层15、及作为第3绝缘膜例的芯绝缘膜16。

衬底1例如为Si(硅)衬底等半导体衬底。图1示出了与衬底1的表面平行且彼此垂直的X方向及Y方向、及与衬底1的表面垂直的Z方向。在本说明书中，将+Z方向作为上方向处理，将-Z方向作为下方向处理。-Z方向可与重力方向一致，也可不与重力方向一致。Z方向为第1方向例。

下部绝缘膜2形成在衬底1内形成的扩散层L上。源极侧导电层3形成在下部绝缘膜2上。上部绝缘膜4形成在源极侧导电层3上。

多个电极层5与多个绝缘层6在上部绝缘膜4上交替地积层，且在Z方向上积层。电极层5例如为金属层等导电层，且作为字线或选择线发挥功能。电极层5的层数例如为64层以上。绝缘层6例如为SiO

覆盖绝缘膜7形成在包含这些电极层5及绝缘层6的积层体上。漏极侧导电层8以与阶梯区域相邻的方式形成在覆盖绝缘膜7上。第1层间绝缘膜9以填埋阶梯区域上的空间的方式形成在覆盖绝缘膜7上。第2层间绝缘膜10形成在漏极侧导电层8及第1层间绝缘膜9上。

多个接触插塞11形成在将覆盖绝缘膜7、第1层间绝缘膜9及第2层间绝缘膜10贯通的接触孔H内。这些接触插塞11电性连接于互不相同的电极层5。各接触插塞11例如由含Ti(钛)层等阻障金属层、与W(钨)层等插塞材料层形成。

阻挡绝缘膜12、电荷储存层13、隧道绝缘膜14、通道半导体层15及芯绝缘膜16依次形成在将下部绝缘膜2、源极侧导电层3、上部绝缘膜4、电极层5、绝缘层6、覆盖绝缘膜7、漏极侧导电层8及第2层间绝缘膜10贯通的存储器孔M的侧面。阻挡绝缘膜12例如为SiO

阻挡绝缘膜12、电荷储存层13、隧道绝缘膜14、通道半导体层15及芯绝缘膜16例如按照以下顺序形成。首先，在存储器孔M的侧面及底面依次形成阻挡绝缘膜12、电荷储存层13及隧道绝缘膜14。接着，从存储器孔M的底面将隧道绝缘膜14、电荷储存层13及阻挡绝缘膜12去除。此后，在存储器孔M内依次填入通道半导体层15与芯绝缘膜16。

接着，对本实施方式的通道半导体层15及隧道绝缘膜14的详情进行说明。

本实施方式的通道半导体层15具有微量的金属原子。通道半导体层15内的金属原子的浓度例如为4.0×10

此外，这些膜厚例如表示与存储器孔M的侧面垂直的方向的隧道绝缘膜14的膜厚、及与存储器孔M的侧面垂直的方向的通道半导体层15的膜厚。在本实施方式中，存储器孔M的形状大体成为Z方向上延伸的圆柱型，隧道绝缘膜14或通道半导体层15的形状大体成为Z方向上延伸的圆管形。因此，与存储器孔M的侧面垂直的方向大体为从存储器孔M的侧面朝向中心轴的方向。例如，图1的+X方向或-X方向为从存储器孔M的侧面朝向中心轴的方向的例子。

在本实施方式中，在使金属原子附着在结晶化前的通道半导体层15(下述半导体层21)的表面后，将通道半导体层15结晶化。由此，能够以低温将通道半导体层15结晶化，从而能够使通道半导体层15内的晶粒的粒径变大。其结果，能够使通道半导体层15的迁移率增加，从而能够使三维半导体存储器的存储单元的阈值电压降低。在将通道半导体层15结晶化时，这些金属原子进入通道半导体层15内。

根据本实施方式，通过使金属原子附着在结晶化前的通道半导体层15的表面，将通道半导体层15结晶化，能够将通道半导体层15内的晶粒的粒径设为例如80nm以上且1600nm以下。这种粒径例如可通过使数量为通道半导体层15内的金属原子浓度达到5.0×10

在本实施方式中，进而在将通道半导体层15结晶化后，去除通道半导体层15内的金属原子的一部分。由此，如上所述，能够使通道半导体层15内的金属原子的浓度降低至4.0×10

根据金属原子去除前的5.0×10

本实施方式的金属原子例如为Ni原子，但也可为其它金属原子。本实施方式的金属原子较理想为包含例如Au(金)、Al(铝)、Cu(铜)、Ag(银)、Pd(钯)、Ni(镍)及Pt(铂)中的至少任一种原子(第1例)。而且，本实施方式的金属原子也可包含例如Mn(锰)、Rh(铑)、Co(钴)、Fe(铁)、Cr(铬)、Ti(钛)、Nb(铌)、Ir(铱)、Ta(钽)、Re(铼)、Mo(钼)、V(钒)、Hf(铪)、Ru(钌)、Zr(锆)及W(钨)中的至少任一种原子(第2例)。第1例的金属原子与第2例的金属原子均具有使通道半导体层15的结晶化温度降低的作用，但一般来说，第1例的作用大于第2例。

在例如使用Al或Ti时，具有通过在通道半导体层15的结晶化后进行氧化处理或氮化处理，能够在通道半导体层15的表面形成绝缘膜之类优点。若通道半导体层15中存在Al或Ti，则存在隧道绝缘膜14或通道半导体层15的短通道特性劣化的可能性。但是，若将含Al的通道半导体层15氧化或氮化，则在通道半导体层15的表面形成AlO

通道半导体层15除了包含金属原子以外，也可包含B(硼)原子、P(磷)原子或As(砷原子)。本实施方式的通道半导体层15例如包含1.0×10

图2至图5是表示第1实施方式的半导体存储装置的制造方法的剖视图。

首先，在衬底1上依次形成下部绝缘膜2、源极侧导电层3及上部绝缘膜4后(参考图1)，在上部绝缘膜4上交替地积层多个电极层5与多个绝缘层6(图2(a))。接着，形成贯通这些电极层5及绝缘层6到达衬底1的存储器孔M(图2(a))。接着，在存储器孔M内的电极层5及绝缘层6的侧面，依次形成存储器膜17(阻挡绝缘膜12、电荷储存层13及隧道绝缘膜14)与半导体层21(图2(a))。

半导体层21是用来形成图1的通道半导体层15的非晶半导体层，例如为非晶硅层。半导体层21例如在400℃～600℃的温度及1Pa～500Pa的压力下通过LPCVD(Low PressureChemical Vapor Deposition，低压化学气相沉积)而形成。半导体层21的源气体之例为SiH

此外，在图2(a)的步骤中，也可在上部绝缘膜4上交替地积层多个牺牲层与多个绝缘层6而取代在上部绝缘膜4上交替地积层多个电极层5与多个绝缘层6。牺牲层例如为SiN膜。在该情形时，牺牲层在随后步骤中被置换为电极层5。具体来说，去除绝缘层6间的牺牲层，在绝缘层6间形成多个空洞，将电极层5填入至这些空洞内。

接着，将包含金属原子22的液体供给至存储器孔M内(图2(b))。其结果，金属原子22附着在半导体层21的侧面。金属原子22例如为Ni原子，液体例如为Ni水溶液。在本实施方式中，以半导体层21的侧面中的金属原子22的面浓度成为1.0×10

接着，在500℃～1000℃的温度及100Pa～常压的压力下，将半导体层21等进行退火(图3(a))。其结果，金属原子22进入半导体层21内，半导体层21被结晶化。图3(a)示出了由半导体层21变化所得的通道半导体层15。通道半导体层15例如为多晶硅层。导体层21及通道半导体层15为第1半导体层例。图3(a)的步骤的退火也可在含H

本实施方式的半导体层21例如以通道半导体层15内的金属原子22的浓度成为5.0×10

在本实施方式中，也可在图3(a)的步骤的退火后，以比图3(a)的步骤的退火更高的高温将通道半导体层15进一步退火。由此，能够提升通道半导体层15的结晶性。该退火也可在含H

接着，在存储器孔M内的通道半导体层15的侧面形成吸气剂层23(图3(b))。吸气剂层23是用来从通道半导体层15取出金属原子22的半导体层。本实施方式的吸气剂层23例如为非晶半导体层，具体来说为非晶硅层。吸气剂层23也可为非晶硅锗层或非晶锗层。吸气剂层23也可隔着SiO

此外，吸气剂层23可包含O原子、N原子或C(碳)原子，也可包含B原子、P原子或As原子。由此，能够将吸气剂层23的非晶态维持至高温。本实施方式的吸气剂层23例如包含1.0×10

吸气剂层23的源气体之例为SiH

接着，在500℃以上的温度下将通道半导体层15、吸气剂层23等进行退火(图4(a))。其结果，通道半导体层15内的金属原子22的一部分向吸气剂层23移动，通道半导体层15内的金属原子22的浓度(或总量)下降。由此，能够使通道半导体层15内的金属原子22的浓度降低至4.0×10

接着，一边使通道半导体层15残留，一边使用药液或刻蚀气体去除吸气剂层23(图4(b))。

接着，例如使用药液来去除残留于通道半导体层15的侧面的金属原子22(图5(a))。

此后，将图3(b)、图4(a)、图4(b)及图5(a)的步骤进而进行1个循环以上。由此，能够使通道半导体层15内的金属原子22的浓度进一步降低。此外，在将图3(b)、图4(a)、图4(b)及图5(a)的步骤进行多个循环的情形时，也可在这些循环全部结束后，首先使通道半导体层15内的金属原子22的浓度成为4.0×10

接着，在存储器孔M内的通道半导体层15的侧面形成芯绝缘膜16(图5(b))。以此方式在存储器孔M内形成存储单元。

此外，即使在图5(a)的步骤中将残留在通道半导体层15的侧面的金属原子22去除，也存在还有金属原子22残留在通道半导体层15的侧面的情形。而且，也可省略图5(a)的步骤，在该情形时，金属原子22残留在通道半导体层15中。当在通道半导体层15的侧面或通道半导体层15中残留有金属原子22时，通过在通道半导体层15的侧面形成芯绝缘膜16后的热步骤，金属原子22移动至芯绝缘膜16与通道半导体层15的界面及隧道绝缘膜14与通道半导体层15的界面。也就是说，芯绝缘膜16与通道半导体层15的界面及隧道绝缘膜14与通道半导体层15的界面包含金属原子22。其结果，通道半导体层15也可能包含具有比芯绝缘膜16与通道半导体层15的界面及隧道绝缘膜14与通道半导体层15的界面处的金属原子22的浓度更低的金属原子22的浓度的部分。例如，存在该界面处的金属原子浓度成为Ca，通道半导体层15内的某一部分的金属原子浓度成为Cb(＜Ca)的情形。原因在于通道半导体层15内的金属原子浓度因图4(a)的步骤而下降。

此后，在衬底1上形成各种布线层、插塞层、层间绝缘膜等。而且，当在图2(a)的步骤中将多个牺牲层与多个绝缘层6交替地积层在上部绝缘膜4上时，在图5(b)的步骤后将牺牲层置换为电极层5。以此方式制造图1的半导体存储装置。

此外，在本实施方式中，图3(a)的步骤后的通道半导体层15内的金属原子22的浓度为5.0×10

图6是表示第1实施方式的第1变化例的半导体存储装置的制造方法的剖视图。

在本变化例中，也可将图2(b)的步骤置换为图6的步骤。在图6的步骤中，在半导体层21的侧面形成缓冲层24(例如SiN膜等绝缘膜)，且在缓冲层24的侧面形成金属层25(例如Ni层)，并以300℃～450℃的温度将半导体层21、缓冲层24、金属层25等进行退火。其结果，金属层25内的金属原子22(Ni原子)向缓冲层24扩散，附着在半导体层21的侧面。在本变化例中，以半导体层21的侧面中的金属原子22的面浓度成为1.0×10

图7是表示第1实施方式的第2变化例的半导体存储装置的制造方法的剖视图。

在本变化例中，也可将图2(b)的步骤置换为图7的步骤。在图7的步骤中，将包含金属原子22的气体供给至存储器孔M内。其结果，金属原子22(例如Ni原子)附着在半导体层21的侧面。在本变化例中，以半导体层21的侧面中的金属原子22的面浓度成为1.0×10

在本实施方式中，可采用图2(b)、图6及图7的步骤中的任一步骤。

通过以上方式，本实施方式的通道半导体层15以通道半导体层15内的晶粒的粒径成为80nm以上且1600nm以下的方式形成。进而，本实施方式的通道半导体层15内的金属原子22的浓度以最终成为4.0×10

此外，在本实施方式中，通过在通道半导体层15的侧面形成吸气剂层23，使通道半导体层15内的金属原子22移动至吸气剂层23，而将金属原子22从通道半导体层15中去除，但也可通过其它方法从通道半导体层15中去除金属原子22。例如，也可通过对通道半导体层15的侧面供给气体，使该气体与金属原子22反应，而将金属原子22从通道半导体层15中去除。这种气体例为含硫气体。

而且，本实施方式的通道半导体层15内的各晶粒较理想为在与通道半导体层15的膜厚方向平行的方向上具有＜100＞取向性。在本实施方式中，存储器孔M的形状大体成为Z方向上延伸的圆柱形，且通道半导体层15的形状大体成为Z方向上延伸的圆管形。因此，本实施方式的通道半导体层15的膜厚方向大体上为从存储器孔M的侧面朝向中心轴的方向。以下，将在与通道半导体层15的膜厚方向平行的方向上具有＜100＞取向性的晶粒称为＜100＞晶粒。

从实验结果可知，通道半导体层15的膜厚越减少，通道半导体层15内的总晶粒中＜100＞晶粒所占的比率越增加。进而，从实验结果可知，当通道半导体层15的膜厚为15nm以下时，通道半导体层15内的总晶粒中＜100＞晶粒所占的比率成为接近100％的数值，当通道半导体层15的膜厚为10nm以下时，通道半导体层15内的总晶粒中＜100＞晶粒所占的比率几乎成为100％。因此，本实施方式的通道半导体层15(及半导体层21)的膜厚较理想为设定为10nm以下。由此，能够以通道半导体层15内的晶粒成为＜100＞晶粒的方式，使通道半导体层15内的晶粒的取向性一致。由此，能够进一步提升通道半导体层15的特性(例如迁移率)。在本实施方式中，较理想为，各存储器孔M内的通道半导体层15内的总晶粒中的半数以上在与通道半导体层15的膜厚方向平行的方向上具有＜100＞取向性，且这种通道半导体层15可例如通过如上所述较小地设定通道半导体层15的膜厚来实现。

而且，本实施方式的通道半导体层15因包含大粒径的晶粒而可能包含具有环状地包围芯绝缘膜16的形状的晶粒。对于具有这种形状的晶粒，参考图8进行说明。图8是用来对第1实施方式的通道半导体层15进行说明的立体图。

图8(a)示出了本实施方式的比较例的通道半导体层15与芯绝缘膜16。图8(a)还示意性地示出了彼此相邻的1层电极层5与1层绝缘层6的XZ截面。图8(a)的通道半导体层15如符号Pa所示的晶粒那样包含小粒径的晶粒。符号Ba表示这些晶粒间的晶界，符号La表示以环绕芯绝缘膜16的周围的方式在通道半导体层15内延伸的1条闭合曲线。图8(a)的各晶粒如晶粒Pa那样不具有将芯绝缘膜16环状包围的形状。因此，无法以不与晶界Ba交叉的方式划出闭合曲线La。

图8(b)示出了本实施方式的通道半导体层15与芯绝缘膜16。图8(b)还示意性地示出了彼此相邻的1层电极层5与1层绝缘层6的XZ截面。图8(b)的通道半导体层15如符号Pb所示的晶粒那样包含大粒径的晶粒。符号Bb表示这些晶粒间的晶界，符号Lb表示以环绕芯绝缘膜16的周围的方式在通道半导体层15内延伸的1条闭合曲线。图8(b)的通道半导体层15可如晶粒Pb那样包含具有将芯绝缘膜16环状包围的形状的晶粒。在该情形时，能够以不与晶界Bb交叉的方式划出闭合曲线Lb。实际上，图8(b)的闭合曲线Lb通过在晶粒Pb内延伸，而以不与晶界Bb交叉的方式划线。本实施方式的通道半导体层15能够具有这种性质。

图8(b)示出了1层电极层5与1层绝缘层6的合计膜厚T、与占据通道半导体层15的表面的区域R。区域R是由该电极层5与该绝缘层6包围所得的圆筒形区域，且具有以上述T所示的高度。本实施方式的通道半导体层15内的各晶粒较大，因此，在本实施方式的任意区域R中不存在晶界Bb，或只存在2个晶粒之间的晶界Bb。在图8(b)中所示的区域R中，晶粒Pb与其上的晶粒的晶界Bb位于区域R之上，晶粒Pb与其下的晶粒的晶界Bb位于区域R之下，所以在区域R中不存在晶界Bb。在将区域R设定为由图8(b)的电极层5与其下的绝缘层6包围所得的区域时，区域R中只存在2个晶粒之间的晶界Bb。

另一方面，应注意图8(a)所示的区域R中存在3个以上的晶粒之间的晶界Ba。这是因为本比较例的通道半导体层15内的各晶粒较小。

此外，本实施方式的半导体存储装置具备多个存储器孔M，且各存储器孔M包含通道半导体层15。在本实施方式中，如晶粒Pb那样具有将芯绝缘膜16环状包围的形状的晶粒可存在于所有的存储器孔M的通道半导体层15内，也可只存在于一部分存储器孔M的通道半导体层15内。在后者的情形时，根据本实施方式，能够降低阈值电压分布的不均或导线噪音，或提升与单元电流相关的性能。

(第2实施方式)

图9是表示第2实施方式的半导体存储装置的构成的剖视图。

图9与图1同样地示出了依次形成在衬底1上的电极层5及绝缘层6内的存储器膜17、通道半导体层15及芯绝缘膜16。但，本实施方式的存储器膜17也形成在电极层5及绝缘层6的积层构造的上表面上。本实施方式的半导体存储装置还像图9所示那样具备层间绝缘膜31与布线层32。

层间绝缘膜31形成在存储器膜17上。层间绝缘膜31例如为SiO

布线层32形成在层间绝缘膜31内，且位于通道半导体层15及芯绝缘膜16上。具体来说，通道半导体层15及芯绝缘膜16具有Z方向上延伸的形状，布线层32形成在这些通道半导体层15及芯绝缘膜16的上端上。布线层32例如为多晶硅层或多晶硅锗层等半导体层。布线层32也可为金属层。本实施方式的布线层32电性连接于通道半导体层15，作为接触插塞发挥功能。

图10至图13是表示第2实施方式的半导体存储装置的制造方法的剖视图。此外，对于与第1实施方式的半导体存储装置的制造方法共通的事项，省略说明。

首先，在衬底1上依次形成下部绝缘膜2、源极侧导电层3及上部绝缘膜4后(参考图1)，在上部绝缘膜4上交替地积层多个电极层5与多个绝缘层6(图10(a))。接着，形成将这些电极层5及绝缘层6贯通且到达衬底1的存储器孔M(图10(a))。接着，在存储器孔M内的电极层5及绝缘层6的侧面，依次形成存储器膜17(阻挡绝缘膜12、电荷储存层13及隧道绝缘膜14)、与结晶化前的通道半导体层15(图10(a))。结晶化前的通道半导体层15与第1实施方式的半导体层21相同。存储器膜17及通道半导体层15也形成在电极层5及绝缘层6的积层构造的上表面上。通道半导体层15为第1半导体层例。

接着，进行图2(b)及图3(a)的步骤(图10(a))。其结果，金属原子22进入通道半导体层15内，通道半导体层15被结晶化。本实施方式的通道半导体层15例如以通道半导体层15内的金属原子22的浓度成为5.0×10

接着，在存储器孔M内的通道半导体层15的侧面形成芯绝缘膜16(图10(b))。芯绝缘膜16隔着存储器膜17及通道半导体层15也形成在电极层5及绝缘层6的积层构造的上表面上。

接着，通过回蚀将存储器孔M外的芯绝缘膜16及通道半导体层15的一部分去除(图11(a))。该回蚀进行至存储器膜17的上表面露出为止。回蚀例如通过RIE(Reactive IonEtching，反应性离子刻蚀)、湿刻蚀或CDE(Chemical Dry Etching，化学干刻蚀)进行。

接着，在衬底1的整面形成层间绝缘膜31后，在层间绝缘膜31形成开口部C(图11(b))。其结果，芯绝缘膜16及通道半导体层15的上端在开口部C中露出。

接着，在衬底1的整面形成吸气剂层33(图12(a))。其结果，吸气剂层33的一部分进入开口部C，在芯绝缘膜16及通道半导体层15的上端上形成吸气剂层33。吸气剂层33的材料、含有物、形成方法可采用与第1实施方式的吸气剂层23相同的材料、含有物、形成方法。吸气剂层33也可隔着SiO

接着，以500℃以上的温度将通道半导体层15、吸气剂层33等退火(图12(b))。其结果，通道半导体层15内的金属原子22的一部分向吸气剂层33移动，从而通道半导体层15内的金属原子22的浓度下降。由此，能够使通道半导体层15内的金属原子22的浓度降低至4.0×10

接着，去除开口部C外的吸气剂层33(图13(a))。吸气剂层33可利用胆碱水溶液等药液进行去除，也可利用Cl

接着，将残留在吸气剂层33或层间绝缘膜31的上表面的金属原子22去除(图13(b))。在本实施方式中，这些金属原子22例如以NiSi

此后，也可将图12(a)、图12(b)、图13(a)及图13(b)的步骤再进行1个循环以上。由此，能够使通道半导体层15内的金属原子22的浓度进一步降低。此外，在将图12(a)、图12(b)、图13(a)及图13(b)的步骤进行多个循环的情形时，也可在这些循环全部结束后，首先使通道半导体层15内的金属原子22的浓度成为4.0×10

此后，在衬底1上形成各种布线层、插塞层、层间绝缘膜等。而且，开口部C内的吸气剂层33既可去除，也可残留。前者的情形时，在从开口部C去除吸气剂层33后，在开口部C内形成布线层32。后者的情形时，将开口部C内的吸气剂层33直接用作布线层32。后者的情形时的布线层32包含微量的金属原子22，且具有与通道半导体层15的取向性相同的取向性。此外，在后者的情形时，在图12(a)的步骤中将吸气剂层33隔着较薄的绝缘膜形成在通道半导体层15的上端上的情形时，当通道半导体层15内的金属原子22在图12(b)的步骤中移动至吸气剂层33时，在该绝缘膜形成开口部。其结果，吸气剂层33与通道半导体层15电性连接。通过以上方式，制造图9的半导体存储装置。

以下，参考图14至图16对第2实施方式的通道半导体层15的进一步详情进行说明。以下说明也适用于第1实施方式或第3实施方式的通道半导体层15。

图14是用来对第2实施方式的晶粒的粒径进行说明的图。

图14与图9同样地示出了本实施方式的半导体存储装置的XZ截面。图14还示意性地示出了晶粒P1、P2、P3作为通道半导体层15内的晶粒例。

本实施方式中的通道半导体层15内的晶粒的粒径例如以如下方式运算。

首先，通过ACOM-TEM(Automated Crystal Orientation Mapping inTransmision Electron Microscope，透射电子显微镜自动晶体取向成图)进行通道半导体层15的截面粒径分析。通过该分析，运算通道半导体层15的一截面(例如1张TEM图像)中的各晶粒的截面面积。图14的XZ截面为该一截面的一例。例如运算晶粒P1的面积、晶粒P2的面积、晶粒P3的面积等。

接着，运算具有与各晶粒的面积相同的面积的圆的直径。图14示出了具有与晶粒P1的面积相同的面积的圆S1、具有与晶粒P2的面积相同的面积的圆S2、及具有与晶粒P3的面积相同的面积的圆S3。图14还示出了圆S1的直径D1、圆S2的直径D2、及圆S3的直径D3。例如根据晶粒P1的面积运算直径D1，根据晶粒P2的面积运算直径D2，根据晶粒P3的面积运算直径D3。

接着，对于通道半导体层15的所述一截面中包含的总晶粒，运算所述直径的平均值。在本实施方式中，将该平均值用作通道半导体层15内的晶粒的粒径。因此，在本实施方式中，该平均值为80nm以上且1600nm以下。此外，在运算平均值时，也可将仅一部分投影在所述一截面的晶粒排除在平均值运算对象以外。

图15是用来对第2实施方式的半导体存储装置进行说明的曲线图。

图15的横轴表示通道半导体层15内的金属原子22(Ni原子)的浓度，图15的纵轴表示隧道绝缘膜14内的缺陷的二维浓度。具体来说，该二维浓度是将隧道绝缘膜14的侧面分割为每一单位面积时，表示各单位面积的膜厚方向上存在的缺陷个数。图15示出了这些浓度的测量结果。根据图15可知，通道半导体层15内的金属原子22的浓度越增加，则隧道绝缘膜14内的缺陷浓度越增加。

本实施方式的隧道绝缘膜14为薄膜，具体来说，具有5nm以上且10nm以下的膜厚。在隧道绝缘膜14为薄膜的情形时，隧道绝缘膜14中产生漏电流的可能性较大。因此，为了抑制这种漏电流，较理想为尽可能地抑制在隧道绝缘膜14内产生缺陷，具体来说，较理想为将隧道绝缘膜14内的缺陷浓度抑制为0.01[个/cm

图16是用来对第2实施方式的半导体存储装置进行说明的另一曲线图。

图16的横轴表示通道半导体层15的膜厚，图16的纵轴表示通道半导体层15内的晶粒的粒径。该粒径表示参考图14说明的平均粒径(直径的平均值)。在图16中，曲线C1表示未使用金属原子22而形成的通道半导体层15的平均粒径，曲线C2表示本实施方式的通道半导体层15的平均粒径。根据图16可知，通过使用金属原子22，形成通道半导体层15，能够使通道半导体层15的平均粒径变大。

如上所述，本实施方式的通道半导体层15是以通道半导体层15内的晶粒的粒径成为80nm以上且1600nm以下的方式形成。进而，本实施方式的通道半导体层15内的金属原子22的浓度是以最终成为4.0×10

而且，在本实施方式中，通过不在存储器孔M内而在存储器孔M外形成吸气剂层33来调整通道半导体层15内的金属原子22的浓度。这种方法例如在难以在存储器孔M内形成吸气剂层33的情形时较为有效。另一方面，第1实施方式的方法例如在需要较大地设定通道半导体层15与吸气剂层23的接触面积的情形时较为有效。

(第3实施方式)

图17及图18是表示第3实施方式的半导体存储装置的制造方法的剖视图。在本实施方式中，利用与第2实施方式不同的方法制造图9的半导体存储装置。此外，对于与第2实施方式的半导体存储装置的制造方法共通的事项，省略说明。

首先，进行图10(a)、图10(b)及图11(a)的步骤(图17(a))。接着，在衬底1的整面形成吸气剂层33(图17(a))。其结果，在存储器膜17的上表面上或芯绝缘膜16及通道半导体层15的上端上形成吸气剂层33。

接着，以500℃以上的温度将通道半导体层15、吸气剂层33等进行退火(图17(b))。其结果，通道半导体层15内的金属原子22的一部分向吸气剂层33移动，从而通道半导体层15内的金属原子22的浓度下降。由此，能够使通道半导体层15内的金属原子22的浓度降低至4.0×10

接着，去除存储器膜17、通道半导体层15及芯绝缘膜16上的吸气剂层33(图18(a))。吸气剂层33既可利用胆碱水溶液等药液去除，也可利用Cl

接着，将残留在存储器膜17、通道半导体层15及芯绝缘膜16的上表面的金属原子22去除(图18(b))。在本实施方式中，这些金属原子22例如以NiSi

此后，也可将图17(a)、图17(b)、图18(a)及图18(b)的步骤再进行1个循环以上(但，图17(a)的步骤仅限于形成吸气剂层33的步骤)。由此，能够使通道半导体层15内的金属原子22的浓度进一步降低。此外，在将图17(a)、图17(b)、图18(a)及图18(b)的步骤进行多个循环的情形时，也可在这些循环全部结束后，首先使通道半导体层15内的金属原子22的浓度成为4.0×10

此后，在衬底1上形成各种布线层、插塞层、层间绝缘膜等。而且，在衬底1的整面形成层间绝缘膜31，在层间绝缘膜31形成开口部，在开口部内的通道半导体层15及芯绝缘膜16上形成布线层32。通过上述方式，制造图9的半导体存储装置。

如上所述，本实施方式的通道半导体层15是以通道半导体层15内的晶粒的粒径成为80nm以上且1600nm以下的方式形成。进而，本实施方式的通道半导体层15内的金属原子22的浓度是以最终成为4.0×10

已对本发明的若干实施方式进行说明，但这些实施方式是作为示例提出，并未意图限定发明范围。这些新颖实施方式能够以其它各种方式实施，且可在不脱离发明精神的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或精神内，并且包含在权利要求书中记载的发明及其均等范围内。