半导体装置、半导体晶片和其制造方法

技术领域

本申请涉及半导体装置、半导体晶片和其制造方法。

背景技术

在(通过例如锯切或切割技术，所述技术可以包含激光、金刚石锯或一或多种其它合适的技术)对晶片执行分割或单切操作期间，可以在邻近每个管芯或芯片的围绕每个管芯或芯片的有源区域的外围或边缘的外部区域中引入密封环，以保护形成于有源区域中的电路系统免于由于单切或分割操作引起的损伤或裂纹。

然而，密封环可能无法有效地阻止损伤或裂纹传播到每个管芯/芯片的有源区域中。

发明内容

在一些实施例中，本公开提供了一种半导体装置。所述半导体装置包含半导体衬底和第一深沟槽隔离(DTI)结构，所述第一DTI结构填充有介电材料并延伸到所述半导体衬底中。所述半导体衬底具有像素阵列区域和第一密封环区域。所述第一密封环区域靠近所述半导体衬底的边缘并围绕所述像素阵列区域。所述第一DTI结构围绕所述像素阵列区域。

在一些实施例中，所述半导体装置可以进一步包含形成于所述第一密封环区域中的第一密封环。所述第一密封环安置在所述半导体衬底的边缘附近，并且所述第一密封环与所述第一DTI结构竖直分离某一距离。

在一个实施例中，所述第一密封环和所述第一DTI结构被至少一个介电层分离。

在一些实施例中，本公开提供了一种半导体装置。所述半导体装置包含半导体衬底和多个第一深沟槽隔离(DTI)结构，所述多个第一DTI结构填充有介电材料。所述多个第一DTI结构中的每个第一DTI结构延伸到所述半导体衬底中。所述半导体衬底具有像素阵列区域和第一密封环区域。所述第一密封环区域靠近所述半导体衬底的边缘并围绕所述像素阵列区域。所述多个第一DTI结构围绕所述像素阵列区域。

在一些实施例中，本公开提供了一种半导体晶片。所述半导体晶片包含至少一个如上所述的半导体装置以及围绕所述至少一个半导体装置划片槽区域。

在一些实施例中，本公开提供了一种用于制造半导体装置的方法。所述方法包含提供具有第一表面和第二表面的半导体衬底。所述方法进一步包含在所述半导体衬底的所述第一表面上形成多个密封环。所述方法进一步包含从所述半导体衬底的所述第二表面形成多个第一DTI结构以对应于所述密封环。

附图说明

当与附图一起阅读以下详细描述时，可以根据以下详细描述容易地理解本公开的各方面。应当注意的是，各种特征可能不一定按比例绘制。实际上，为了讨论的清楚起见，可以任意增大或减小各种特征的尺寸。

图1展示了根据本公开的一些实施例的半导体晶片的平面图；

图2展示了根据本公开的一些实施例的如图1所示的虚线框A中的部分的放大俯视图；

图3展示了根据本公开的一些实施例的如图1所示的虚线框A中的部分的放大底视图；

图4展示了根据本公开的一些实施例的沿如图2所示的线AA'截取的横截面视图；

图5展示了根据本公开的一些实施例的半导体装置的横截面视图；

图6展示了根据本公开的一些实施例的如图5所示的虚线框B中的结构的放大视图；

图7A-7E展示了根据本公开的一些实施例的处于各个阶段的制造半导体装置的操作。

具体实施方式

以下公开提供了用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述了组件和布置的具体实例。当然，这些仅仅是实例并且不旨在是限制性的。在本公开中，对在第二特征之上或上形成第一特征的引用可以包含将第一特征和第二特征被形成为直接接触的实施例，并且还可以包含可以在第一特征与第二特征之间形成另外的特征使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个实例中重复附图标记和/或字母。这种重复是为了简单和清晰的目的并且本身并不指示所讨论的各个实施例和/或配置之间的关系。

贯穿本说明书对“实例”或“实施例”的引用意味着结合所述实例描述的特征、结构或特性包含在本发明的至少一个实例中。因此，在整个本说明书中各个地方出现的短语“在实例中”或“在实施例中”不一定全都是指同一个实例或实施例。此外，在一或多个实例中，可以以任何适当的方式组合特征、结构或特性。

本文中使用的术语“具有”、“可以具有”、“包含”、“可以包含”或“包括”表示存在对应特征(例如，数字、功能、操作或元件)，并且不排除存在其它特征。

如“第一”、“第二”和“第三”等术语在本说明书中用于避免组件之间的混淆，而不设定或限制顺序和/或优先级。例如，在不脱离本公开的范围的情况下，第一元件可以被称为第二元件，反之亦然。

本文中使用的术语不用于限定本公开，而是用于描述特定的示范性实施例。除非另有说明，否则单数形式的术语可以包含复数形式。本文中使用的术语(包含技术或科学术语)的含义与本领域的技术人员所理解的含义相同。词典中定义的常用术语可以被解释为具有与相关领域中定义的上下文含义相同或相似的含义，并且不应以理想化或过于正式的意义来解释，除非另有明确定义。根据情况，甚至是本文中定义的术语也不应该被解释为排除本公开的示范性实施例。

下文详细讨论了本公开的实施例。然而，应当理解的是，本公开提供了许多可以在各种各样的特定上下文中具体化的适用概念。所讨论的具体实施例仅是说明性的，而不限制本公开的范围。

图1展示了根据本公开的一些实施例的半导体晶片100的平面图。

半导体晶片100可以包含半导体衬底(图1中未表示)。半导体衬底可以包含例如但不限于硅、锗或一或多种其它半导体材料。半导体衬底可以掺杂有杂质。在一个实施例中，半导体衬底可以是掺杂有p型掺杂剂(例如但不限于硼)的硅衬底。在另一个实例中，半导体衬底可以是掺杂有n型掺杂剂(例如但不限于磷或砷)的硅衬底。

半导体晶片100可以包含形成于其上的一或多个管芯或半导体装置102。半导体晶片100可以具有围绕半导体装置102的划片槽(scribe line)104。划片槽104中的每个划片槽的划片槽宽度可以例如介于50微米(μm)与130μm之间。划片槽104中的每个划片槽的划片槽深度可以例如介于2μm与3μm之间。在不脱离本公开的范围的情况下，半导体晶片100可以不包含划片槽104，或者可以具有深度为零的划片槽104。在一些实施例中，划片槽104可以被称为划片区域104或划片槽区域104。

半导体装置102可以包含例如但不限于背照式(BSI)管芯或背照式(BSI)图像传感器。

划片槽104可以包围半导体装置102。划片槽104可以将一个半导体装置102与另一个半导体装置分离。划片槽104可以安置或形成于半导体装置102的边缘或外围附近。

可以沿着划片槽104执行单切或分割操作。例如，可以沿着划片槽104应用金刚石锯切或切割技术，以将半导体晶片100分离或划分成一或多个单独的管芯或半导体装置102。

图2展示了根据本公开的一些实施例的如图1所示的虚线框A中的部分的放大俯视图。

参考图2，半导体装置102(图2中未表示)可以形成于由虚线106b包围的区域内。半导体装置102可以包含半导体衬底112。

半导体衬底112具有限定于其上的像素阵列区域、外部密封环区域(或第一密封环区域)和内部密封环区域(或第二密封环区域)。例如，像素阵列区域可以定义为由虚线108a包围的区域。内部密封环区域可以定义为虚线108a与虚线106a之间的区域。外部密封环区域可以定义为虚线106a与虚线106b之间的区域。

限定于半导体衬底112上的像素阵列区域可以包含一或多个像素区域112a。所述一或多个像素区域112a可以形成为阵列并且以某个间距间隔开。在一个实例中，间距可以是2.1μm。所述一或多个像素区域112a可以形成于由虚线108a包围的区域内。由虚线108a包围的区域可以位于或可以限定于由虚线106a包围的区域内。与由虚线108a包围的区域相比，由虚线106a包围的区域的大小相对较大。换句话说，半导体衬底112上由虚线106a包围的区域的面积大于由虚线108a包围的区域的面积。为了不模糊本发明，为了清楚起见，图中省略了如光电二极管区域、转移晶体管、浮动扩散区域、源极跟随器、复位晶体管、位线、控制和读出电路系统等一些公知像素元件的细节。

每个像素区域112a可以包含用于响应于入射光而生成图像信号的光传感器或检测器结构。在一个实例中，像素阵列区域可以包含多个如DTI结构128、130、132(随后提供更多细节)等形成于半导体衬底112上的用于在相邻的一或多个像素区域112a之间提供隔离的深沟槽隔离(DTI)结构。所述多个如DTI结构128、130和132等DTI结构限定一或多个光传感器或检测器结构的单位像素区或区域。在一个实例中，像素区域112a可以包含被形成为围绕所述一或多个光传感器或检测器结构的一个DTI结构。

DTI结构128、130和132可以安置在由虚线108a包围的区域中。DTI结构128、130和132可以填充有介电材料，如氧化物材料。

半导体衬底112可以包含靠近或邻近划片槽104的区域中的一些DTI结构。半导体衬底112可以包含靠近或邻近半导体装置102的外围或边缘的区域中的一些DTI结构。外部密封环区域被限定在半导体衬底112的边缘附近，例如，靠近虚线106b。外部密封环区域围绕内部密封环区域和像素阵列区域。内部密封环区域限定于外部密封环区域与像素阵列区域之间，并且因此内部密封环区域围绕所述一或多个像素区域112a。内部密封环区域和外部密封环区域可以各自包含形成于其中的密封环结构作为应力消除结构、止裂器和/或潮湿/污染物屏障，以保护如像素阵列区域中的像素区域112a等有源装置区域。

如图2所示，外部密封环区域可以包含一或多个DTI结构，例如，DTI结构118、120、122、124和126。每个DTI结构围绕像素阵列区域，并从半导体衬底112的表面延伸一段距离进入半导体衬底112。每个DTI结构填充有介电材料，以进一步缓冲或减轻在管芯单切或分割操作期间遇到的应力。介电材料可以包含但不限于介电常数大于3.9的氧化物或介电材料。

外部密封环区域中的DTI结构118、120、122、124和126可以与像素阵列区域中的DTI结构128、130和132同时形成。外部密封环区域中的DTI结构118、120、122、124和126中的每个DTI结构之间的间隔可以与像素阵列区域中的DTI结构128、130和132中的每个DTI结构之间的间隔相同。

在一个实例中，半导体衬底112的外部密封环区域可以包含一个DTI结构，例如，DTI结构118。DTI结构118可以包围或围绕由虚线106a包围的区域。DTI结构118可以包围或围绕由虚线108a包围的区域。DTI结构118可以填充有介电材料，如氧化物材料。DTI结构118可以包围或围绕像素阵列区域。DTI结构118可以围绕DTI结构128。DTI结构118可以包围或围绕DTI结构130。DTI结构118可以包围或围绕DTI结构132。

在一个实例中，半导体衬底112的外部密封环区域可以进一步包含DTI结构120、122、124和126。DTI结构120、122、124和126中的每个DTI结构可以填充有介电材料。DTI结构120可以围绕DTI结构118。DTI结构122可以围绕DTI结构120。DTI结构124可以围绕DTI结构122。DTI结构126可以围绕DTI结构124。换句话说，DTI结构118可以被DTI结构120包围。DTI结构120可以被DTI结构122包围。DTI结构122可以被DTI结构124包围。DTI结构124可以被DTI结构126包围。

划片槽104或划片区域104可以不含任何DTI结构。

尽管在图2中仅展示了DTI结构118、120、122、124、126、128、130和132，但是设想的是，根据本公开的一些其它实施例，半导体衬底112的外部密封环区域可以包含更多或更少的DTI结构。本领域的技术人员应当理解，尽管在图中在虚线106a与虚线106b之间展示了五个DTI结构，但是在外部密封环区域中形成的DTI结构的数量可以或多或少地取决于外部密封环区域的面积，例如，虚线106a与虚线106b之间包围的区域以及DTI结构中的每个DTI结构之间的间隔或间距。例如，可以在由虚线108a包围的区域内形成更多(间距相对较小的)DTI结构以限定间距相对较小的像素区域。例如，可以在虚线106a与虚线106b之间形成更多间距或间隔相对较小的DTI结构。

DTI结构118、120、122、124、128、130和132中的每个DTI结构可以被DTI结构126围绕。DTI结构118、120、122、128、130和132中的每个DTI结构可以被DTI结构124围绕。DTI结构118、120、128、130和132中的每个DTI结构可以被DTI结构122围绕。DTI结构118、128、130和132中的每个DTI结构可以被DTI结构120围绕。DTI结构128、130和132中的每个DTI结构可以被DTI结构118围绕。

DTI结构126可以安置在DTI结构124旁边。DTI结构124可以安置在DTI结构122旁边。DTI结构122可以安置在DTI结构120旁边。DTI结构120可以安置在DTI结构118旁边。DTI结构128可以安置在DTI结构130旁边。DTI结构130可以安置在DTI结构132旁边。

DTI结构118、120、122、124和126可以侧向等距间隔开。在一个实例中，DTI结构118、120、122、124和126的间隔距离可以与每个像素区域112a之间的间隔距离相同，例如，间隔开同一像素间距。DTI结构118、120、122、124和126的沟槽宽度可以与图2所示的沟槽宽度相同，然而，本领域的技术人员应理解，基于期望的隔离和应力消除性能，DTI结构118、120、122、124和126可以具有不同的沟槽宽度。

在一个实施例中，DTI结构126可以被称为外部密封环区域中的最外面的DTI结构，并且DTI结构118可以被称为外部密封环区域中的最里面的DTI结构。DTI结构126可以与划片区域104侧向间隔开。

图3展示了根据本公开的一些实施例的如图1所示的虚线框A中的部分的放大底视图。

参考图3，半导体装置102(图3中未表示)可以形成于由虚线106b包围的区域内。

半导体装置102可以包含区域110。区域110可以由虚线108a包围。区域110可以对应于像素阵列区域，并且可以包含一或多个如图2所示的像素区域112a。区域110可以进一步包围竖直对应于如图2所示的像素区域112a的区域。

半导体装置102可以包含形成于区域110中的用于提供与所述一或多个像素区域相关联的必要的像素电路系统连接的导电互连111(例如，堆叠的导电结构111或金属导线111)。为了避免模糊本发明，仅提供了导电互连111的相关细节。

在一个实施例中，半导体装置102可以进一步包含金属堆叠114或金属环114。金属环114可以安置在区域110旁边或附近。金属环114可以安置在内部密封环区域或由虚线106a包围的区域中。金属环114可以包围或围绕区域110。金属环114可以包围或围绕导电互连111。金属环114可以被称为内部密封环。

在一个实施例中，半导体装置102可以进一步包含金属堆叠116或金属环116。金属环116可以安置在虚线106a与虚线106b之间的区域中，即，金属环116可以安置在外部密封环区域中。金属环116可以包围或围绕区域110。金属环116可以包围或围绕导电互连111。金属环116可以包围或围绕金属环114。金属环116可以被称为外部密封环。

金属环114和116可以由金属材料形成，包含但不限于铝、钨、铜或合金金属。金属环114和116可以被包含以充当应力释放件、止裂器和/或潮湿/污染物屏障。

半导体装置102可以包含形成被称为层间介电(ILD)层的用于分离金属堆叠114、116的相邻金属互连层以及导电互连111的一或多个介电层156的介电材料。

图4示出了根据本公开的一些实施例的沿如图2所示的A-A'线截取的横截面视图。

参考图4，可以被划片槽104包围或围绕的半导体装置102可以包含半导体衬底112。半导体衬底112的厚度范围可以为4μm到10μm。在一个实施例中，半导体衬底112的厚度范围可以为6μm到8μm。

半导体衬底112具有第一侧112s1(例如，背面)、与第一侧112s1相反的第二侧112s2(例如，正面)以及从第一侧112s1延伸到第二侧112s2的第三侧112s3。半导体衬底112可以具有有源区域110(例如，像素阵列区域)、第一密封环区域106(例如，外部密封环区域)和第二密封环区域108(例如，内部密封环区域)。有源区域110可以包含一或多个像素区域112a。所述一或多个像素区域112a中的每个像素区域可以包含可操作以响应于来自第一侧112s1的入射光而生成电荷的一或多个光检测器或光敏元件。入射光可以通过第一侧112s1进入，并且可以由有源区域110中的所述一或多个光检测器感测。换句话说，形成于半导体衬底112中的所述一或多个光检测器可以操作性地感测或检测通过第一侧112s1的表面进入的入射光。第一侧112s1可以被称为半导体衬底112的光接收侧。

导电互连111可以形成于有源区域110内。半导体装置102可以包含形成于第二侧112s2上的介电层156。介电层156可以通过例如通过化学气相沉积工艺在第二侧112s2的表面上沉积介电材料(例如，氧化物材料(如氧化硅))形成。在一些实施例中，导电互连111可以被称为金属互连。

半导体装置102可以包含形成于半导体衬底112的第二侧112s2上并嵌入在介电层156中的导电互连111。在一个实施例中，半导体装置102可以具有被介电材料围绕的导电互连111。

半导体装置102可以包含形成于半导体衬底112的第二侧112s2上并嵌入在介电层156中的金属堆叠114。可替代地，金属堆叠114可以被介电材料围绕并嵌入在介电材料中。金属堆叠114可以是例如内部密封环结构。在一个实施例中，金属堆叠114可以充当密封和支撑结构。在另一个实施例中，金属堆叠114可以被形成为在像素阵列电路与相关联的外围逻辑电路之间路由信号。

半导体装置102可以包含形成于半导体衬底112的第二侧112s2上并嵌入在介电层156中的金属堆叠116。金属堆叠116被介电材料围绕。金属堆叠116可以是例如外部密封环结构。

金属堆叠114可以形成于第二密封环区域108内。金属堆叠116可以形成于第一密封环区域106内。在一个实施例中，虚线106a与虚线106b之间的距离的范围为约4μm到约12μm。在一个实施例中，虚线106a与虚线106b之间的距离的范围为约6μm到约10μm。

导电互连111可以安置在半导体衬底112的第二侧112s2上。形成于介电层156中的金属堆叠114可以安置在半导体衬底112的第二侧112s2上。形成于介电层156中的金属堆叠116可以安置在半导体衬底112的第二侧112s2附近。形成于半导体衬底112的第二侧112s2的表面上方的金属堆叠114和金属堆叠116可以通过介电层156与半导体衬底112的第二侧112s2的表面竖直或在高程上分离。介电层156的一部分安置或插置在金属堆叠114与DTI结构118、120、122、124和126中的每个DTI结构之间。介电层156的一部分安置或插置在金属堆叠116与DTI结构118、120、122、124和126中的每个DTI结构之间。

导电互连111可以包含多个导电互连层，其中介电层156分离相邻的导电互连层。介电层156进一步分离金属堆叠114和116的相邻金属互连层。

金属堆叠116可以安置在半导体衬底112的边缘或外围附近。半导体衬底112的边缘或外围也可以是半导体装置102的边缘或外围。金属堆叠116可以围绕金属堆叠114。金属堆叠116可以包围金属堆叠114。金属堆叠116可以与金属堆叠114侧向间隔开。金属堆叠116可以与金属堆叠114水平间隔开。

在图4的实施例中，介电层156是单个介电层，但是在不脱离本公开的范围的情况下，介电层156可以是多介电层结构，如三或四介电层堆叠结构。图4中的金属堆叠114和金属堆叠116中的每个金属堆叠都包含三个金属互连层，但是在其它实施例中，金属堆叠114和金属堆叠116中的每个金属堆叠可以包含更多或更少的金属互连层，这取决于半导体装置102的内部密封环结构和外部密封环结构的要求。

半导体衬底112可以具有形成于其上的DTI结构118、120、122、124、126、128、130和132。

从半导体衬底112的第一侧112s1看，DTI结构118、120、122、124、126可以竖直形成于金属堆叠116上方。具体地，DTI结构118可以形成于金属堆叠116上方。DTI结构118可以与金属堆叠116竖直对齐。DTI结构120可以形成于金属堆叠116上方。DTI结构122可以形成于金属堆叠116上方。DTI结构124可以形成于金属堆叠116上方。DTI结构126可以形成于金属堆叠116上方。DTI结构118可以形成于第一密封环区域106内。DTI结构120可以形成于第一密封环区域106内。DTI结构122可以形成于第一密封环区域106内。DTI结构124可以形成于第一密封环区域106内。DTI结构126可以形成于第一密封环区域106内。

DTI结构118可以竖直对应于金属堆叠116。DTI结构120可以竖直对应于金属堆叠116。DTI结构122可以竖直对应于金属堆叠116。DTI结构124可以竖直对应于金属堆叠116。DTI结构126可以竖直对应于金属堆叠116。在平面图中，DTI结构118、120、122、124、126可以与金属堆叠116重叠。DTI结构118、120、122、124、126和金属堆叠116形成于不同的层中，并且因此与金属堆叠116不接触，即，在DTI结构118、120、122、124、126与金属堆叠116之间存在第一竖直空间。DTI结构118、120、122、124、126中的每个DTI结构与金属堆叠116之间的第一竖直距离的范围可以介于

在一个实施例中，金属堆叠116和DTI结构118、120、122、124、126中的每个DTI结构被至少一个层间介电层(如介电层156)竖直分离。换句话说，DTI结构118、120、122、124、126中的每个DTI结构可以定位于层间介电层上，并且与金属堆叠116不接触。

值得注意的是，通过在形成于第一密封环区域(例如，外部密封环区域)中的DTI结构118、120、122、124、126与金属堆叠116之间形成第一距离，DTI结构118、120、122、124、126可以不需要与金属堆叠116竖直或侧向对齐。换句话说，可以更灵活地配置DTI结构118、120、122、124、126之间的间隔和相关联沟槽宽度。例如，与DTI结构118、120、122、124、126相关联的间隔和沟槽宽度可以基于应力消除或处理需求来配置。

此外，安置在第一密封环区域中的DTI结构118、120、122、124、126中和安置在有源区域110中的DTI结构128、130、132可以以同一工艺形成，即，用同一掩模同时形成，因为DTI结构118、120、122、124、126可以被配置成与DTI结构128、130、132具有相同的沟槽特性(例如，相同的沟槽深度、相同的沟槽宽度或相同的沟槽间距)。如此，可以不需要额外的工艺来形成DTI结构118、120、122、124、126。

在图4的透视图中，所述一或多个DTI结构可以形成于半导体衬底112的第一侧112s1(例如，背面)的表面上，并且从第一侧112s1的表面延伸到半导体衬底112中。根据本公开的一些其它实施例，内部密封环区域108中的一或多个DTI结构可以以第二竖直距离形成于金属堆叠114上方或之上。类似地，内部密封环区域中的DTI结构与金属堆叠114之间的第二竖直距离的范围可以介于

DTI结构118、120、122、124、126、128、130和132中的每个DTI结构可以彼此侧向或水平间隔开。DTI结构(例如，DTI结构118、120、122、124和126)中的任何DTI结构可以与划片区域104侧向或水平间隔开。换句话说，划片区域104可以不含任何DTI结构。

在一个实施例中，DTI结构126可以被称为第一密封环区域106中的最外面的DTI结构，并且DTI结构118可以被称为第一密封环区域106中的最里面的DTI结构。DTI结构126可以与划片区域104侧向间隔开。

DTI结构118、120、122、124、126、128、130和132可以侧向间隔开间距P，所述间距P的范围可以为约0.8μm到约2.5μm。设想的是，根据本公开的一些其它实施例，可以根据需要例如基于像素区域112a之间的像素间距变更或改变间距P。尽管图4中所示的DTI结构118、120、122、124、126、128、130和132可以具有同一间距P，但是设想的是，每两个相邻的DTI结构之间的距离可以不必相同。例如，DTI结构126与DTI结构124之间的距离可以不同于DTI结构122与DTI结构124之间的距离。例如，DTI结构126与DTI结构124之间的距离可以不同于DTI结构130与DTI结构132之间的距离。

形成于第一密封环区域106中的DTI结构(例如，DTI结构118、120、122、124或126)的纵横比可以与区域110中的DTI结构(例如，DTI结构128、130或132)的纵横比基本相同。在一个实施例中，形成于第一密封环区域106中的DTI结构(例如，DTI结构118、120、122、124或126)可以与金属堆叠(或第一密封环结构)116竖直对齐。

在一个实施例中，DTI结构(例如，DTI结构118、120、122、124、126、128、130或132)的纵横比(即，沟槽深度与沟槽宽度之比)的范围可以为10到30。

在一些实施例中，可以在半导体衬底112的第一侧112s1上形成介电层171和172。介电层171和172可以通过化学气相沉积(CVD)、原子气相沉积(AVD)、物理气相沉积(PVD)沉积在第一侧112s1上。介电层171和172可以是氧化硅或介电常数大于3.9的介电材料或高k介电材料，包含但不限于二氧化铪(HfO

在一些实施例中，介电层171和172可以由同一介电材料形成。

在一些实施例中，介电层171和172可以由不同介电材料形成。例如，介电层172可以由高k介电材料形成，并且介电层171可以由氧化硅形成。

在一些实施例中，可以在DTI结构118、120、122、124、126、128、130和132中并且沿着半导体衬底112的第一侧112s1布置或沉积同一介电材料。

在其它实施例中，沉积在第一密封环区域106的DTI结构118、120、122、124、126和第二密封环区域108的DTI结构中的介电材料可以不同于沉积在有源区域110的DTI结构128、130和132中的介电材料。例如，沉积在第一密封环区域106的DTI结构118、120、122、124、126和第二密封环区域108的DTI结构中的介电材料可以是氧化硅，而沉积在DTI结构128、130和132中的介电材料可以包含高k介电材料层和氧化硅层。

在一些其它实施例中，尽管未在图4中展示，但是本公开可以提供与结合图4展示和描述的半导体装置102类似的半导体装置，除了图4所示的第一密封环区域106的DTI结构118、120、122、124、126可以由密封环支撑结构代替之外。密封环支撑结构可以与金属堆叠116接触。

为了提供金属堆叠116的牢固支撑件，密封环支撑结构可能必须与金属堆叠116相对精确地对齐。因此，制造密封环支撑结构可能需要相对较高的成本来对准一或多个开口以形成具有金属堆叠116的密封环支撑结构，从而确保密封环支撑结构与金属堆叠116之间的相对有效的接触。

此外，密封环支撑结构的一或多种材料可以不同于图4所示的DTI结构的材料。因此，密封环支撑结构必须在与制造图4所示的DTI结构的处理阶段不同(例如，之前或之后)的处理阶段中形成。因此，密封环支撑结构的特性可以不同于图4所示的DTI结构的特性。

图5展示了根据本公开的一些实施例的半导体装置102'的横截面视图。

半导体装置102'类似于结合图4展示和描述的半导体装置102，因此为了简洁起见，省略了对相同部分的详细描述。半导体装置102'与半导体装置102的不同之处在于，半导体装置102'进一步包含半导体衬底112的第一侧112s1的表面上的层150和层150上的层152。半导体装置102'可以进一步包含形成于层152中的某一或一些遮光结构154。

层150可以包含例如但不限于缓冲层和/或平坦化层。层152可以包含例如但不限于滤色器阵列。滤色器阵列包含多个滤色器，并且滤色器可以根据拜耳图案(Bayerpattern)布置。层152可以进一步包含在其中形成的多个遮光结构154(如，金属栅格结构)。遮光结构154可以形成于滤色器之间。

在一些实施例中，遮光结构154用于通过吸收、反射和折射来防止相邻像素之间的光学串扰。在一些实施例中，遮光结构154用于阻挡或反射由层150反射的光。在一些实施例中，遮光结构154可以包含铝、钨或其组合。在一些实施例中，遮光结构154可以包含折射率低的介电材料，如氧化物。在一些实施例中，遮光结构154可以包含介电材料和金属材料的组合。

在一些实施例中，半导体装置102'进一步包含微透镜阵列，所述微透镜阵列具有形成于半导体衬底112的第一侧112s1顶部的多个微透镜。在一些实施例中，微透镜阵列可以形成于区域110中的滤色器上方。在一些实施例中，所述多个微透镜可以安置或定位成对应于像素区域112a。在一些实施例中，所述多个微透镜将入射光聚焦到相应的像素区域112a。

图6示出了根据本公开的一些实施例的如图5所示的虚线框B中的结构的放大视图。

一些如图5所示的半导体装置102'可以在沿着图1所示的划片槽104对半导体晶片100执行分割或单切操作之后形成。

在单切操作期间，裂纹或损伤(其可能由例如但不限于应力(机械应力、热应力等)引起)可能从如图4所示的划片区域104传播到半导体装置102'。

外部密封环(如金属堆叠116)可以保护被密封环围绕的区域(例如，导电互连、介电材料或其它结构)在单切操作期间免于损伤或裂纹。

DTI结构(例如，DTI结构118、120、122、124或126)可以充当用于阻止、减轻、缓解或最小化单切操作期间的裂纹或损伤传播的加强壁。

例如，参考图6，在单切或分割操作之后，可能在半导体衬底112中观察到裂纹或损伤170，所述裂纹或损伤可能相对脆弱。裂纹170可以通过介电层171和172传播到DTI结构126。裂纹170的传播可以在DTI结构126中或其处停止。换句话说，DTI结构126可以停止、缓解、减轻或最小化裂纹传播。尽管在图6中未示出，但是设想的是，可能在DTI结构124处观察到裂纹170。尽管在图6中未示出，但是设想的是，可能在DTI结构122处观察到裂纹170。尽管在图6中未示出，但是设想的是，可能在DTI结构120处观察到裂纹170。尽管在图6中未示出，但是设想的是，可能在DTI结构118处观察到裂纹170。

第三侧112s3的表面粗糙度可以相对大于第一侧112s1或第二侧112s2的表面粗糙度，因为第三侧112s3可以在半导体晶片100的分割或单切操作之后形成。

图7A-7E展示了根据本公开的一些实施例的处于各个阶段的制造半导体装置的操作。

参考图7A，可以提供半导体晶片100。半导体晶片100可以包含半导体衬底112。

可以在半导体衬底112的第二侧112s2的表面上形成介电层156。在一个实施例中，介电层156可以通过在半导体衬底112的第二侧112s2的表面上沉积介电层来形成。在另一个实施例中，介电层156可以通过在半导体衬底112的第二侧112s2上沉积多个介电层来形成。

可以在半导体衬底112的第二侧112s2上形成导电互连111，并且可以将所述导电互连嵌入在介电层156中。可以在半导体衬底112的第二侧112s2上形成金属堆叠114。可以在半导体衬底112的第二侧112s2的表面上形成金属堆叠116。导电互连111、金属堆叠114和金属堆叠116可以以同一工艺形成。

参考图7B，可以上下翻转或移动如图7A所示的结构，其中第一侧112s1朝上，并且第二侧112s2朝下。

参考图7C，任选地，可以对半导体衬底112的第二侧11s2执行减薄操作，例如，化学抛光或平坦化工艺。可以对介电层156执行减薄操作，以暴露导电互连111。可以对介电层156执行减薄操作，以暴露金属堆叠114。可以对介电层156执行减薄操作，以暴露金属堆叠116。

参考图7D，可以形成从第一侧112s1延伸到半导体衬底112中的多个DTI结构(例如，DTI结构118、120、122、124、126、128、130和132)。例如，可以对半导体衬底112的第一侧112s1进行图案化和蚀刻以形成所述多个DTI结构。DTI结构118、120、122、124和126可以从半导体衬底112的第一侧112s1形成，以对应于金属堆叠116。DTI结构(例如，DTI结构118、120、122、124、126、128、130和132)可以以单个操作形成。

所述一或多个DTI结构可以形成于区域106中。根据本公开的一些其它实施例，所述一或多个DTI结构可以形成于区域108中。所述一或多个DTI结构可以形成于区域110中。在划片区域104中未形成DTI结构。

DTI结构(例如DTI结构118、120、122、124、126、128、130和/或132)可以通过以下形成：穿过掩模蚀刻半导体衬底112的第一侧112s1以形成多个开口(或沟槽)；在开口中扩散掺杂剂；在开口(或沟槽)中形成介电层(例如，介电层171和172)；使用介电材料填充开口；去除一些介电材料。

安置在第一密封环区域中的DTI结构118、120、122、124、126中和安置在有源区域110中的DTI结构128、130、132可以以与上文讨论的工艺相同的工艺形成(例如，可以使用掩模来图案化和蚀刻多个沟槽以形成如图7D所示的DTI结构)，使得DTI结构118、120、122、124、126、128、130和132中的每个DTI结构可以具有彼此相同的沟槽特性(例如，相同的沟槽深度、相同的沟槽宽度或相同的沟槽间距)。

在一个实施例中，图7A-7C所示的介电层156、导电互连111和金属堆叠114、116的形成可以在所述多个DTI结构的形成之前发生。例如，可以首先执行用于形成介电层156的工艺，其中导电互连111和金属堆叠114、116在半导体衬底112的第二侧112s2(例如，正面或非光接收侧)上布置在介电层156内。之后，可以翻转半导体衬底112以形成在第一侧112s1(例如，背面或光接收侧)上形成的所述多个DTI结构。

在一个实施例中，形成于半导体衬底112中的所述一或多个光检测器112a可以在形成介电层156、导电互连111和金属堆叠114、116之前形成。为了不模糊本发明，省略了关于形成所述一或多个光检测器112a的细节，因为形成光检测器的工艺是众所周知的，并且也不是本发明的关注点。

参考图7E，在半导体衬底112的第一侧112s1上形成层150和152以及遮光结构154。然后，可以执行分割或单切操作以形成如图5所示的半导体装置102'。

分割或单切操作可以沿着划片槽区域104执行。

如本文所用，在本文中可以为了便于描述而使用如“之下”、“下面”、“下部”、“上方”、“上部”、“下部”、“左侧”、“右侧”等空间相对术语来描述如附图所示的一个元件或特征与另一或多个元件或特征的关系。除了在附图中描绘的朝向之外，空间相对术语还旨在涵盖设备在使用时或运行时的不同朝向。可以以其它方式朝向装置(旋转90度或处于其它朝向)，并且同样可以以相应的方式解释本文中使用的空间相对描述语。应理解，当元件被称为“连接到”或“耦接到”另一元件时，其可以直接连接到或耦接到另一元件，或者可以存在中间元件。

如本文所使用的，术语“大约”、“基本上”、“基本”和“约”用于描述和解释小的变化。当结合事件或情形使用时，所述术语可以指代事件或情形精确发生的实例以及事件或情形接近发生的实例。如本文关于给定值或范围所使用的，术语“约”总体上意指处于给定值或范围的±10％、±5％、±1％或±0.5％内。本文中可以将范围表示为一个端点到另一个端点或介于两个端点之间。本文公开的所有范围都包含端点，除非另外指明。术语“基本上共面”可以指两个表面沿同一平面定位的位置差处于数微米(μm)内，如沿同一平面定位的位置差处于10μm内、5μm内、1μm内或0.5μm内。当将数值或特性称为“基本上”相同时，所述术语可以指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。

前述内容概述了几个实施例的特征和本公开的详细方面。本公开中描述的实施例可以容易地用作设计或修改其它工艺和结构以便于实施相同或类似目的和/或实现本文介绍的实施例的相同或类似优点的基础。此类等同构造不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以作出各种改变、替代和变更。