三维存储器及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种三维存储器及其制作方法。

背景技术

现有技术中，闪存(Flash Memory)存储器的主要功能是在不加电的情况下能长期保持存储的信息，具有集成度高、访问速度快、易于擦除和重写等优点，因而在电子产品中得到了广泛的应用。为了进一步提高闪存存储器的位密度(Bit Density)，同时减少位成本(Bit Cost)，进一步提出了3D NAND存储器。

在目前3D NAND存储器中，通常采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3D NAND存储器结构。为了得到上述堆叠式的3D NAND存储器结构，在形成沟道结构后，需要在硅衬底上形成由牺牲层和隔离层交替的堆叠结构，并形成贯穿堆叠结构的沟槽，以将部分牺牲层裸露，从而通过湿法刻蚀去除牺牲层，然后在对应牺牲层的位置形成控制栅结构，为了得到上述控制栅结构，通常需要在去除牺牲层的位置先覆盖一层高k介质材料，然后再进一步填充栅极材料，以使高k介质层包裹栅极层，从而得到由高k介质层和栅极层两部分组成的控制栅结构。

受器件尺寸的限制，随着去除牺牲层后对应位置处形成的信道的深宽比逐渐增大，为了使沉积的高k介质层具有较高的阶梯覆盖性(S/C>95％)，不可避免地需要降低高k介质层的介电常数，然而，介电常数K、物理厚度THK与等效氧化层厚度EOT之间存在以下关系：

K＝3.9×THK/EOT，

基于上述关系可知，高k介质层的介电常数降低会导致等效氧化层厚度增大，而等效氧化层厚度的增大会导致器件的读写擦除速度减慢，从而导致器件耦合效应增强。

发明内容

本发明的主要目的在于提供一种三维存储器及其制作方法，以解决现有技术中三维存储器中高k介质层的介电常数降低而导致等效氧化层厚度增大的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种三维存储器的制作方法，包括以下步骤：提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠结构中形成贯穿至衬底的沟道结构；去除牺牲层，以在对应牺牲层的位置形成多个第一通道，各第一通道与沟道结构连通；在第一通道的内表面上顺序形成阻挡层和栅极层，以使阻挡层隔离栅极层与沟道结构，阻挡层包括在内表面上依次叠置的多个高K介质层，至少一个高K介质层的介电常数K

进一步地，阻挡层包括至少一层第一高K介质层和至少一层第二高K介质层，各第一高K介质层的介电常数选自3.9～12

进一步地，第一高K介质层和第二高K介质层交替设置。

进一步地，第一高K介质层的厚度之和与第二高K介质层的厚度之和的比例为(1/2～1)：1。

进一步地，阻挡层由层叠的第一高K介质层和第二高K介质层组成；或阻挡层由第一高K介质层以及位于第一高K介质层两侧的第二高K介质层组成；或阻挡层由第二高K介质层以及位于第二高K介质层两侧的第一高K介质层组成。

进一步地，形成各高K介质层的材料选自HfO

进一步地，去除牺牲层的步骤包括以下过程：在堆叠结构中形成贯穿至衬底的栅极隔槽；去除裸露的牺牲层。

进一步地，在形成控制栅结构的步骤之后，上述制作方法还包括在栅极隔槽中形成导电通道的步骤。

根据本发明的另一方面，还提供了一种三维存储器，包括具有栅极堆叠结构的衬底，栅极堆叠结构包括控制栅结构和隔离层，控制栅结构和隔离层沿远离衬底的方向交替层叠设置，栅极堆叠结构中形成有贯穿至衬底的沟道结构，控制栅结构包括：栅极层；阻挡层，阻挡层中的至少部分设置在栅极层和沟道结构之间，阻挡层包括叠置的多个高K介质层，至少一个高K介质层的介电常数K

进一步地，阻挡层包括至少一层第一高K介质层和至少一层第二高K介质层，各第一高K介质层的介电常数选自3.9～12

进一步地，第一高K介质层和第二高K介质层交替设置。

进一步地，第一高K介质层的厚度之和与第二高K介质层的厚度之和的比例为(1/2～1)：1。

进一步地，阻挡层由层叠的第一高K介质层和第二高K介质层组成；或阻挡层由第一高K介质层以及位于第一高K介质层两侧的第二高K介质层组成；或阻挡层由第二高K介质层以及位于第二高K介质层两侧的第一高K介质层组成。

进一步地，各高K介质层选自HfO

应用本发明的技术方案，提供了一种三维存储器的制作方法，该制作方法中先提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，然后去除牺牲层，并在去除牺牲层后形成的第一通道的内表面上顺序形成阻挡层和栅极层，以使阻挡层隔离栅极层与沟道结构，阻挡层包括在内表面上顺序形成层叠的多个高K介质层，至少一个高K介质层的介电常数K

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的三维存储器的制作方法中，在衬底表面形成堆叠结构后的基体剖面结构示意图；

图2示出了在图1所示的堆叠结构中形成沟道结构后的基体剖面结构示意图；

图3示出了在图2所示的堆叠结构中形成栅极隔槽后的基体剖面结构示意图；

图4示出了去除图3所示的牺牲层后的基体剖面结构示意图；

图5示出了在图4所示的栅极隔槽中的衬底表面形成选择栅介质层后的基体剖面结构示意图；

图6示出了在图5所示的去除牺牲层的位置形成控制栅结构后的基体剖面结构示意图；

图7示出了一种图6中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由层叠的第一高K介质层和第二高K介质层组成；

图8示出了另一种图6中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由层叠的第一高K介质层和第二高K介质层组成；

图9示出了图6中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由第一高K介质层以及位于第一高K介质层两侧的第二高K介质层组成；

图10示出了图6中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由第二高K介质层以及位于第二高K介质层两侧的第一高K介质层组成；

图11示出了回刻图7所示的控制栅结构以形成与栅极隔槽连通的回刻通道后的基体剖面结构示意图；

图12示出了在图11所示的栅极隔槽中形成导电通道后的基体剖面结构示意图；

图13示出了在本申请实施方式所提供的一种三维存储器的局部剖面结构示意图；

图14示出了一种图13中部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由层叠的第一高K介质层和第二高K介质层组成；

图15示出了另一种图13中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由层叠的第一高K介质层和第二高K介质层组成；

图16示出了图13中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由第一高K介质层以及位于第一高K介质层两侧的第二高K介质层组成；

图17示出了图13中所示的部分控制栅结构及其附近区域的剖面结构示意图，其中，所述控制栅结构包括阻挡层和栅极层，阻挡层由第二高K介质层以及位于第二高K介质层两侧的第一高K介质层组成。

其中，上述附图包括以下附图标记：

10、衬底；20、牺牲层；210、第一通道；30、隔离层；40、沟道结构；410、电荷阻挡层；420、电荷俘获层；430、隧穿层；440、沟道层；450、填充氧化层；50、栅极隔槽；60、掺杂区；70、选择栅介质层；80、控制栅结构；810、栅极层；821、第一高K介质层；822、第二高K介质层；90、侧壁绝缘层；100、导电通道。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中三维存储器中高k介质层的介电常数降低而导致等效氧化层厚度增大。本发明的发明人针对上述问题进行研究，提出了一种三维存储器的制作方法，包括以下步骤：

S1，提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层和隔离层，在堆叠结构中形成贯穿至衬底的沟道结构；

S2，去除牺牲层，以在对应牺牲层的位置形成多个第一信道，各第一信道与沟道结构连通；

S3，在第一通道的内表面上顺序形成阻挡层和栅极层，以使阻挡层隔离栅极层与沟道结构，阻挡层包括在内表面上依次叠置的多个高K介质层，至少一个高K介质层的介电常数K

采用本发明的上述三维存储器的制作方法，通过形成复合的多层高K介质层能够实现对阻挡层的等效氧化层厚度的调整，从而使阻挡层在达到所需物理厚度时的等效氧化层厚度不会随着介电常数的降低而升高，从而保证了器件能够具有读写擦除速度减慢有效地避免了器件耦合效应的增强。

下面将结合附图更详细地描述根据本发明提供的三维存储器的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：提供表面具有堆叠结构的衬底，堆叠结构包括沿远离衬底的方向交替层叠的牺牲层20和隔离层30，在堆叠结构中形成贯穿至衬底10的沟道结构40，如图1和图2所示。

上述衬底10的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。

在上述步骤S1中，上述隔离层30和上述牺牲层20可以采用现有技术的常规的沉积工艺制备形成，如化学气相沉积工艺。本领域技术人员可以根据实际需求合理设定上述牺牲层20和上述隔离层30的层数，本领域技术人员还可以根据现有技术对上述隔离层30和上述牺牲层20的种类进行合理选取，如上述隔离层30可以为SiO

在上述步骤S1中，形成沟道结构的步骤可以包括以下过程：在堆叠结构中形成沟道通孔，并在沟道通孔中形成沟道结构40，如图2所示。

上述沟道结构40可以为电荷陷阱型沟道结构40，此时，形成沟道结构40的步骤包括：在沟道通孔的侧壁上顺序形成层叠的电荷阻挡层410、电荷俘获层420、隧穿层430和沟道层440，上述电荷阻挡层410覆盖于沟道通孔的侧壁上，如图2所示。上述沟道结构40还可以包括覆盖于沟道层440内表面的填充氧化层450，如图2所示。上述填充氧化层450通常为SiO

本领域技术人员可以根据现有技术对上述沟道结构40中上述各功能层的材料进行合理选取，如电荷阻挡层410的材料可以为SiO

在完成上述步骤S1之后，执行步骤S2：去除牺牲层20，以在对应牺牲层20的位置形成多个第一通道210，各第一通道210与沟道结构40连通。

上述步骤S2可以包括以下过程：在堆叠结构中形成贯穿至衬底的栅极隔槽50，使牺牲层20能够具有裸露的端面；然后从上述裸露端面开始采用刻蚀液对牺牲层20进行湿法刻蚀，以去除牺牲层20，如图3和图4所示。

本领域技术人员可以采用现有技术中常规的刻蚀工艺形成上述栅极隔槽50，在形成与衬底10连通的栅极隔槽50后，如图5所示，上述步骤S2还可以包括将衬底10中与栅极隔槽50连通的区域形成掺杂区60，该掺杂区60与衬底10的掺杂类型相反；在形成上述掺杂区60的步骤之后，上述步骤S3还可以包括在掺杂区60上形成选择栅介质层70的步骤，如图5所示。

在完成上述步骤S2之后，执行步骤S3：在第一通道的内表面上顺序形成阻挡层和栅极层，以使阻挡层隔离栅极层与沟道结构，阻挡层包括在内表面上依次叠置的多个高K介质层，至少一个高K介质层的介电常数K

在上述步骤S2之后，通过去除牺牲层20，能够在去除牺牲层20的位置形成由横向延伸的第一通道，在上述步骤S3中，以上述第一通道作为沉积区域顺序沉积高K介质材料和栅极材料，以得到包括阻挡层和栅极层810的控制栅结构80，上述沉积工艺可以为原子层沉积(ALD)。

上述阻挡层可以包括至少一层第一高K介质层和至少一层第二高K介质层，各第一高K介质层的介电常数独立地选自3.9～12

为了更好地实现对阻挡层的等效氧化层厚度的调整，优选地，上述第一高K介质层和所述第二高K介质层交替设置；并且，优选地，上述第一高K介质层的厚度之和与所述第二高K介质层的厚度之和的比例为(1/2～1)：1。

在一种优选的实施方式中，上述阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第一高K介质层821包裹栅极层810的表面，如图7所示。

在另一种优选的实施方式中，上述阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第二高K介质层822包裹栅极层810的表面，如图8所示。

在另一种优选的实施方式中，上述阻挡层由第一高K介质层821以及位于第一高K介质层821两侧的第二高K介质层822组成，如图9所示。

在另一种优选的实施方式中，上述阻挡层由第二高K介质层822以及位于第二高K介质层822两侧的第一高K介质层821组成，如图10所示。

形成上述高K介质层的高K介质材料可以各自独立地选自HfO

在形成上述控制栅结构80的步骤之后，上述步骤S3还包括在栅极隔槽50中形成导电通道100的步骤，如图11和图12所示。

在上述形成导电通道100的步骤中，可以先在栅极隔槽50中沉积形成侧壁绝缘层90，然后在覆盖有侧壁绝缘层90的栅极隔槽50中沉积形成导电通道100。导电通道100与栅极层810之间由侧壁绝缘层90隔离，沟道结构40经由衬底10形成共源极连接，导电通道100提供共源极连接至源极线的导电路径。

在一种优选的实施方式中，上述形成导电通道100的步骤包括以下过程：回刻控制栅结构80，以形成与栅极隔槽50连通的回刻通道，如图11所示；在回刻通道和栅极隔槽50中填充绝缘材料，刻蚀栅极隔槽50中的绝缘材料，以形成侧壁绝缘层90，栅极隔槽50中剩余的区域形成刻蚀通道；在刻蚀信道中形成导电通道100，如图12所示。

根据本发明的另一方面，还提供了一种三维存储器，如图13至图17所示，包括具有栅极堆叠结构的衬底10，栅极堆叠结构包括控制栅结构80和隔离层30，控制栅结构80和隔离层30沿远离衬底10的方向交替层叠设置，栅极堆叠结构中形成有贯穿至衬底10的沟道结构40，上述控制栅结构80包括栅极层810和阻挡层，阻挡层中的至少部分设置在栅极层和沟道结构之间，阻挡层包括叠置的多个高K介质层，至少一个高K介质层的介电常数K

通过复合的多层高K介质层能够实现对阻挡层的等效氧化层厚度的调整，从而使阻挡层在达到所需物理厚度时的等效氧化层厚度不会随着介电常数的降低而升高，从而保证了器件能够具有读写擦除速度减慢有效地避免了器件耦合效应的增强。

上述阻挡层可以包括至少一层第一高K介质层和至少一层第二高K介质层，各第一高K介质层的介电常数独立地选自3.9～12

为了更好地实现对阻挡层的等效氧化层厚度的调整，优选地，上述第一高K介质层和所述第二高K介质层交替设置；并且，优选地，上述第一高K介质层的厚度之和与所述第二高K介质层的厚度之和的比例为(1/2～1)：1。

在一种优选的实施方式中，上述阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第一高K介质层821包裹栅极层810的表面，如图14所示。

在本发明的第一实施例中，阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第一高K介质层821包裹栅极层810的表面，第一高K介质层821为厚度

在另一种优选的实施方式中，上述阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第二高K介质层822包裹栅极层810的表面，如图15所示。

在本发明的第二实施例中，阻挡层由层叠的第一高K介质层821和第二高K介质层822组成，且第二高K介质层822包裹栅极层810的表面，第一高K介质层821为厚度

在另一种优选的实施方式中，上述阻挡层由第一高K介质层821以及位于第一高K介质层821两侧的第二高K介质层822，如图16所示。

在本发明的第三实施例中，阻挡层由第一高K介质层821以及位于第一高K介质层821两侧的第二高K介质层822组成，第一高K介质层821为厚度

在另一种优选的实施方式中，上述阻挡层由第二高K介质层822以及位于第二高K介质层822两侧的第一高K介质层821，如图17所示。

在本发明的第四实施例中，阻挡层由第二高K介质层822以及位于第二高K介质层822两侧的第一高K介质层821，第一高K介质层821为厚度

形成上述高K介质层的高K介质材料可以各自独立地选自HfO

上述沟道结构40可以为电荷陷阱型的沟道结构，具体可以包括层叠的电荷阻挡层410、电荷俘获层420、隧穿层430和沟道层440，上述电荷阻挡层410与控制栅结构接触，如图14至图17所示。上述沟道结构40还可以包括覆盖于沟道层440内表面的填充氧化层450，如图2所示。上述填充氧化层450通常为SiO

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

通过形成复合的多层高K介质层能够实现对阻挡层的等效氧化层厚度的调整，从而使阻挡层在达到所需物理厚度时的等效氧化层厚度不会随着介电常数的降低而升高，从而保证了器件能够具有读写擦除速度减慢有效地避免了器件耦合效应的增强。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。