一种半导体器件及其制备方法

技术领域

本发明实施例涉及微电子技术领域，尤其涉及一种半导体器件及其制备方法。

背景技术

半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。在电子器件方面，氮化镓材料比硅和砷化镓更适合于制造高温、高频、高压和大功率器件，因此氮化镓基电子器件具有很好的应用前景。

传统肖特基二极管(Schottky diode)是通过让金属与半导体层接触形成肖特基势垒来形成的一种半导体二极管，金属与半导体之间的肖特基势垒起到一个整流结的作用，相对于完全在半导体中形成的PN结二极管而言，肖特基二极管的开关性能得到了改善，开启电压更低，开关速度也更快。在实际应用中，如开关电源中，当开关损耗占能量消耗的绝大部分时，使用肖特基二极管就是理想的选择。

现有的氮化镓二极管如果金属与是势垒层形成肖特基接触，由于势垒高导致开启电压大。为了降低器件开启电压，刻蚀去除势垒层，使金属与沟道层形成肖特基接触。由于势垒降低会导致二极管漏电大，因此现有技术无法兼顾二极管的低开启电压和低漏电，影响二极管性能。

发明内容

有鉴于此，本发明实施例提供一种半导体器件及其制备方法，解决现有技术无法兼顾二极管的低开启电压和低漏电，二极管性能较差的技术问题。

第一方面，本发明实施例提供了一种半导体器件，包括：

衬底：

位于所述衬底一侧的掺杂外延层；

位于所述掺杂外延层远离所述衬底一侧的沟道层；其中，所述掺杂外延层的电阻大于所述沟道层的电阻；

位于所述沟道层远离所述掺杂外延层一侧的势垒层；

位于所述势垒层远离所述沟道层一侧的阳极和阴极，所述阳极贯穿所述势垒层、所述沟道层以及部分所述掺杂外延层，所述阳极与所述沟道层形成肖特基接触。

可选的，所述阳极包括位于所述掺杂外延层内的第一拐角、第二拐角以及连接所述第一拐角和所述第二拐角的阳极底面；

所述掺杂外延层包括P型掺杂区，所述P型掺杂区至少包覆所述第一拐角和所述第二拐角。

可选的，所述P型掺杂区包覆所述第一拐角、所述第二拐角和所述阳极底面。

可选的，所述势垒层与所述沟道层形成有二维电子气，沿垂直所述衬底的方向，所述P型掺杂区与所述二维电子气之间的距离L1满足L1≥50nm。

可选的，所述阳极沿第一方向延伸；其中，所述第一方向与所述衬底平行且与所述阴极指向所述阳极的方向垂直；

所述P型掺杂区沿所述第一方向延伸；或者，沿所述第一方向，所述P型掺杂区包括多个间隔设置的P型子掺杂区。

可选的，所述半导体器件还包括阳极金属场板；

所述阳极包括第一阳极分部和第二阳极分部，所述第一阳极分部贯穿所述势垒层、所述沟道层以及部分所述掺杂外延层，所述第一阳极分部与所述沟道层形成肖特基接触；所述第二阳极分部位于所述势垒层远离所述沟道层的一侧表面；

所述阳极金属场板复用所述第二阳极分部。

可选的，所述阳极包括位于所述掺杂外延层内的阳极底面；

所述阳极底面与所述沟道层靠近所述衬底一侧的表面之间的距离L2满足L2≤200nm。

可选的，沿垂直所述衬底的方向，所述掺杂外延层的厚度h1满足10nm≤h1≤50μm。

可选的，所述半导体器件还包括位于所述衬底与所述沟道层之间的缓冲层。

第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：

提供衬底；

在所述衬底一侧制备掺杂外延层；

在所述掺杂外延层远离所述衬底的一侧制备沟道层；其中，所述掺杂外延层的电阻大于所述沟道层的电阻；

在所述沟道层远离所述掺杂外延层的一侧制备势垒层；

在所述势垒层远离所述沟道层的一侧制备阳极和阴极，所述阳极贯穿所述势垒层、所述沟道层以及部分所述掺杂外延层，所述阳极与所述沟道层形成肖特基接触。

可选的，阳极包括位于所述掺杂外延层内的第一拐角、第二拐角以及连接所述第一拐角和所述第二拐角的阳极底面；

所述在所述衬底一侧制备掺杂外延层的步骤之后，还包括：

在所述掺杂外延层中形成P型掺杂区，所述P型掺杂区至少包覆所述第一拐角和所述第二拐角。

本发明实施例提供的半导体器件及其制备方法，通过在半导体器件中增设掺杂外延层，同时设置掺杂外延层的电阻大于沟道层的电阻，同时设置阳极贯穿势垒层、沟道层以及部分掺杂外延层，阳极与沟道层形成肖特基接触，一方面由于肖特基阳极与位于沟道层之下的掺杂外延层直接接触，如此可以降低半导体器件的开启电压，另一方面由于掺杂外延层的电阻大于沟道层的电阻，阳极与沟道层形成肖特基接触还可以降低反偏漏电，保证半导体器件可以兼顾低开启电压和低反向漏电的特性，提升半导体器件电学性能。

附图说明

为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。

图1是本发明实施例提供的一种半导体器件的结构示意图；

图2是本发明实施例提供的另一种半导体器件的结构示意图；

图3是本发明实施例提供的另一种半导体器件的结构示意图；

图4是本发明实施例提供的一种半导体器件的俯视结构示意图；

图5是本发明实施例提供的另一种半导体器件的俯视结构示意图；

图6是本发明实施例提供的另一种半导体器件的结构示意图；

图7是本发明实施例提供的另一种半导体器件的结构示意图；

图8是本发明实施例提供的一种半导体器件的制备方法的流程示意图；

图9是本发明实施例提供的另一种半导体器件的制备方法的流程示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

图1是本发明实施例提供的一种半导体器件的结构示意图，如图1所示，本发明实施例提供的半导体器件可以包括：

衬底10；

位于衬底10一侧的掺杂外延层20；

位于掺杂外延层20远离衬底10一侧的沟道层30；其中，掺杂外延层20的电阻大于沟道层30的电阻；

位于沟道层30远离掺杂外延层20一侧的势垒层40；

位于势垒层40远离沟道层30一侧的阳极51和阴极52，阳极51贯穿势垒层40、沟道层30以及部分掺杂外延层20，阳极51与沟道层30形成肖特基接触。

具体的，阳极51贯穿沟道层30并与沟道层30形成肖特基接触，由于阳极51贯穿沟道层30，与沟道层30实现最大接触面积，使得阳极51与沟道层30之间的肖特基势垒低，可以降低半导体器件的开启电压，改善半导体器件的开关性能。进一步的，由于阳极底部位于掺杂外延层20中，若掺杂外延层20为n型掺杂，反偏时外延层耗尽层更宽，降低阳极边缘的峰值电场。若掺杂外延层20为P型掺杂，反偏时可以辅助耗尽二维电子气，降低峰值电场，降低反偏漏电。

可选的，衬底10可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。

可选的，掺杂外延层20可以包括基于III-V族化合物的半导体材料，例如可以为AlGaN、GaN、AlN或AlGaInN，通过在掺杂外延层20中进行掺杂或者离子注入，可以掺杂P型材料或者N型材料，本发明实施例对此不进行限定，只要保证掺杂外延层20的电阻较高即可。例如可以在GaN中掺杂C元素，形成高阻的C-GaN。

可选的，沟道层30的材料可以为GaN或者InAlN，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。优选的，沟道层30可以为非故意掺杂的氮化镓层(UID-GaN)。

可选的，势垒层40的材料可以是包括镓类化合物半导体材料或氮类化物半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。示例性的，势垒层40可以为InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层30和势垒层40组成半导体异质结结构，在沟道层30和势垒层40的界面处形成高浓度二维电子气(2DEG)，沟道层30提供二维电子气运动的沟道。

综上所述，通过在半导体器件中增设掺杂外延层20，设置阳极51贯穿势垒层40、沟道层30以及部分掺杂外延层20，阳极51与沟道层30整个厚度形成肖特基接触，一方面通过增大阳极51与沟道层30之间的肖特基势垒接触面积实现低开启电压；另一方面通过阳极51底部位于掺杂外延层20中，降低阳极边缘的峰值电场，降低反偏漏电。如此半导体器件可以兼顾低开启电压和低反向漏电的特性，提升半导体器件电学性能。

可选的，继续参考图1所示，阳极51包括位于掺杂外延层20内的阳极底面513；阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离L2满足L2≤200nm。

示例性的，阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离L2满足L2≤200nm，L2可以为小于200nm中的任一数值或者任一数值范围，例如20nm、40nm、60nm、90nm、120nm、30nm-70nm或者100nm-160nm本发明实施例对此不进行限定也不再一一穷举。合理设置阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离保证阳极51与衬底10之间的击穿电压维持在一个较高的水平，保证半导体器件的抗击穿性能良好，避免因阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离过大导致阳极51与衬底10之间的击穿电压降低而增加半导体器件的击穿风险。

优选的，阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离L2满足1nm≤L2≤100nm，L2可以为1nm-100nm中的任一数值或者任一数值范围，例如5nm、15nm、30nm、50nm、80nm、10nm-20nm或者40nm-60nm，本发明实施例对此不进行限定也不再一一穷举。合理设置阳极底面513与沟道层30靠近衬底10一侧的表面之间的距离，一方面可以保证阳极51与衬底10之间的击穿电压维持在一个较高的水平，保证半导体器件的抗击穿性能良好；另一方面还可以降低半导体器件的反向漏电；另外还能保证半导体器件整体厚度较小，有利于实现半导体器件薄型化小型化设计。

可选的，继续参考图1所示，沿垂直衬底10的方向，掺杂外延层20的厚度h1满足10nm≤h1≤50μm。

示例性的，h1可以为10nm-50μm中的任一数值或者任一数值范围，例如20nm、80nm、200nm、1μm、30μm、30nm-20μm或者100nm-40μm本发明实施例对此不进行限定也不再一一穷举。合理设置掺杂外延层20的厚度，一方面可以保证半导体器件低开启电压和低反向漏电的性能；另一方面还可以保证半导体器件整体厚度较小，有利于实现半导体器件薄型化小型化设计；再一方面还可以保证掺杂外延层20的厚度与现有半导体器件的制备工艺匹配，保证掺杂外延层20制备工艺简单。

可选的，图2是本发明实施例提供的另一种半导体器件的结构示意图，如图2所示，本发明实施例提供的半导体器件中，阳极51包括位于掺杂外延层20内的第一拐角511、第二拐角512以及连接第一拐角511和第二拐角512的阳极底面513；掺杂外延层20包括P型掺杂区201，P型掺杂区201至少包覆第一拐角511和第二拐角512。

示例性的，P型掺杂区201可以通过在掺杂外延层20中进行离子注入，之后进行退火激活得到。由于第一拐角511和第二拐角512位置处的峰值电场较大，通过设置P型掺杂区201至少包覆第一拐角511和第二拐角512，可以降低第一拐角511和第二拐角512位置处的峰值电场，降低半导体器件的反偏漏电。

可选的，图3是本发明实施例提供的另一种半导体器件的结构示意图，如图3所示，P型掺杂区201包覆第一拐角511、第二拐角512和阳极底面513。

示例性的，设置掺杂外延层20包括P型掺杂区201，P型掺杂区201包覆第一拐角511、第二拐角512和阳极底面513，如此P型掺杂区201全部包围阳极51的底部，可以增加阳极51与P型掺杂区201的接触面积，可以增加半导体器件的抗浪涌电流能力，提升半导体器件的稳定性。

可选的，继续参考图2或者图3所示，沿垂直衬底10的方向，P型掺杂区201与所述二维电子气之间的距离L1满足L1≥50nm。

示例性的，L1可以为大于50nm的任一数值或者任一数值范围，例如70nm、100nm、150nm、60nm-80m-或者100nm-180nm，本发明实施例对此不进行限定也不再一一穷举。合理设置P型掺杂区201与所述二维电子气之间的距离，可以降低P型掺杂区201对二维电子去的损耗，减小P型掺杂区201对半导体器件性能的影响，保证半导体器件电学性能稳定。

可选的，图4是本发明实施例提供的一种半导体器件的俯视结构示意图，图5是本发明实施例提供的另一种半导体器件的俯视结构示意图，如图4和图5所示，阳极51沿第一方向(如图中所示的X方向)延伸；其中，第一方向与衬底10平行且与阴极52指向阳极51的方向(如图中所示的Y方向)垂直；P型掺杂区201沿第一方向延伸(如图4所示)；或者，沿第一方向，P型掺杂区201包括多个间隔设置的P型子掺杂区2011(如图5所示)。

示例性的，阳极51沿第一方向(如图中所示的X方向)延伸，在第一方向上贯穿沟道层30与之形成肖特基接触，并延伸至掺杂外延层20。其中，掺杂外延层20中的P型掺杂区201可以沿第一方向延伸连续设置，如图4所示；也可以是在沿第一方向，P型掺杂区201包括多个间隔设置的P型子掺杂区2011，多个P型子掺杂区2011在第一方向上间隔设置，如图5所示。本发明实施例对P型掺杂区201的设置方式不进行限定，只需保证P型掺杂区201至少包覆第一拐角511和第二拐角512，可以降低半导体器件的反偏漏电即可。可选的，当多个P型子掺杂区2011在第一方向上间隔设置时，任意相邻两个P型子掺杂区2011之间的距离可以相同也可以不同，本发明实施例对此不进行限定。

可选的，图6是本发明实施例提供的另一种半导体器件的结构示意图，如图6所示，本发明实施例提供的半导体器件还包括阳极金属场板80；

阳极51包括第一阳极分部514和第二阳极分部515，第一阳极分部514贯穿势垒层40、沟道层30以及部分掺杂外延层20，第一阳极分部514与沟道层30形成肖特基接触；第二阳极分部515位于势垒层40远离沟道层30的一侧表面；

阳极金属场板80复用第二阳极分部515。

具体的，阳极51包括贯穿势垒层40、沟道层30以及部分掺杂外延层20的第一阳极分部514以及位于势垒层40远离沟道层30一侧表面的第二阳极分部515，阳极金属场板80复用第二阳极分部515。通过第一阳极分部514贯穿沟道层30并与沟道层30形成肖特基接触，降低半导体器件的开启电压以及反偏漏电，保证半导体器件可以兼顾低开启电压和低反向漏电的特性；通过阳极金属场板80复用第二阳极分部515，对半导体器件的电场进行调节，增加阳极51对半导体器件的电场调节能力。可选的，第一阳极分部514的截面形状可以为矩形或者倒梯形，本发明实施例对此不进行限定。

可选的，继续参考图1所示，本发明实施例提供的半导体器件还可以包括位于衬底10上的成核层60以及位于成核层60远离衬底10一侧的缓冲层70。该结构设计可以保证掺杂外延层20的晶体质量，减少表面形貌缺陷，有效提高半导体器件的电学性能稳定性。成核层60随着不同的衬底材料而变化，主要起到匹配衬底材料和异质结结构中的半导体材料层的作用。可选的，成核层60可以为氮化物，具体可以为GaN或AlN或其他氮化物，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。缓冲层70的材料可以是AlGaN、GaN、AlN或AlGaInN等III族氮化物材料中的一层或多层。

可选的，图7是本发明实施例提供的另一种半导体器件的结构示意图，如图7所示，掺杂外延层20复用缓冲层70。

示例性的，当缓冲层70的电阻大于沟道层30的电阻时，缓冲层70可以复用为掺杂外延层20，如此，阳极51贯穿势垒层40和沟道层30，且部分贯穿缓冲层70，可以实现低导通电压的同时降低反偏漏电。可选的，缓冲层70靠近沟道层30的一侧部分可以为高阻层，且该部分高阻层与阳极51形成直接接触。

基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图7所示，本发明实施例提供的半导体器件的制备方法可以包括：

S110、提供衬底。

示例性的，衬底可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗、硅中的一种或多种的组合，或任何其他能够生长III族氮化物的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。

S120、在所述衬底一侧制备掺杂外延层。

S130、在所述掺杂外延层远离所述衬底的一侧制备沟道层；其中，所述掺杂外延层的电阻大于所述沟道层的电阻。

S140、在所述沟道层远离所述掺杂外延层的一侧制备势垒层。

示例性的，掺杂外延层可以包括基于III-V族化合物的半导体材料；沟道层的材料可以为GaN或者InAlN，也可以为硅或者其他半导体材料；势垒层的材料可以是包括镓类化合物半导体材料或氮类化物半导体材料，也可以为硅或者其他半导体材料，本发明实施例对掺杂外延层、沟道层以及势垒层的材料以及制备工艺不进行限定。

可选的，可以通过在掺杂外延层中进行掺杂或者离子注入的方式得到电阻较大的掺杂外延层，具体可以掺杂P型材料或者N型材料，例如可以在GaN中掺杂C元素，形成高阻的C-GaN。本发明实施例对如何通过掺杂或者离子注入的方式得到电阻较大的掺杂外延层不进行限定，只需保证掺杂外延层的电阻大于沟道层的电阻即可。

S150、在所述势垒层远离所述沟道层的一侧制备阳极和阴极，所述阳极贯穿所述势垒层、所述沟道层以及部分所述掺杂外延层，所述阳极与所述沟道层形成肖特基接触。

示例性的，在制备阳极之前，刻蚀去除阳极制备区域对应的势垒层、沟道层以及部分掺杂外延层，保证制备得到的阳极贯穿势垒层、沟道层以及部分掺杂外延层，并在沟道层中形成肖特基接触，如此该肖特基阳极起到了一个整流结的作用，可以降低半导体器件的开启电压，改善半导体器件的开关性能。进一步的，由于掺杂外延层位于沟道层靠近衬底的一侧，位于沟道层下侧，因此，通过制备肖特基阳极与掺杂外延层直接接触，可以有效降低势垒高度进一步降低半导体器件的开启电压，进一步改善半导体器件的开关性能。进一步的，由于掺杂外延层的电阻大于沟道层的电阻，制备阳极的底部设置于电阻较大的掺杂外延层内，在半导体器件反偏时可以辅助耗尽二维电子气，降低峰值电压，降低反偏漏电。

综上，本发明实施例提供的半导体器件的制备方法，通过在半导体器件中增设掺杂外延层，设置肖特基阳极贯穿势垒层、沟道层以及部分掺杂外延层，一方面通过阳极与掺杂外延层之间的肖特基势垒降低半导体器件的开启电压；另一方面肖特基阳极与掺杂外延层直接接触，降低势垒高度，进一步降低半导体器件的开启电压；再一方面由于掺杂外延层的电阻大于沟道层的电阻，阳极的底部置于电阻较大的掺杂外延层中可以降低反偏漏电。如此半导体器件可以兼顾低开启电压和低反向漏电的特性，提升半导体器件电学性能。

图9是本发明实施例提供的另一种半导体器件的制备方法的流程示意图，图9提供的半导体器件的制备方法在上述实施例的基础上增加了在掺杂外延层中形成P型掺杂区的步骤，如图9所示，本发明实施例提供的半导体器件的制备方法可以包括：

S210、提供衬底。

S220、在所述衬底一侧制备掺杂外延层。

S230、在所述掺杂外延层中形成P型掺杂区。

S240、在所述掺杂外延层远离所述衬底的一侧制备沟道层；其中，所述掺杂外延层的电阻大于所述沟道层的电阻。

S250、在所述沟道层远离所述掺杂外延层的一侧制备势垒层。

S260、在所述势垒层远离所述沟道层的一侧制备阳极和阴极，所述阳极贯穿所述势垒层、所述沟道层以及部分所述掺杂外延层；所述P型掺杂区至少包覆所述阳极的第一拐角和第二拐角。

示例性的，阳极包括第一拐角、第二连接以及连接第一拐角和第二拐角的阳极底面。可以通过离子注入-退火激活的方式在缠在外延层中制备得到P型掺杂区，并且P型掺杂区至少包覆阳极的第一拐角和第二拐角，通过P型掺杂区进一步降低第一拐角和第二拐角位置处的峰值电场，进一步降低半导体器件的反偏漏电，可以保证制备得到的半导体器件兼顾低开启电压和低反向漏电的特性。进一步的，可以制备P型掺杂区包覆阳极的第一拐角、第二拐角以及连接第一拐角和第二拐角的阳极底面，增强半导体器件的抗浪涌电流能力。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。