用于电阻式随机存取存储器阵列的电路和布局

背景技术

本发明涉及集成电路技术和电阻式随机存取存储器(ReRAM)技术。更具体地讲，本发明涉及采用小几何晶体管器件诸如FinFET晶体管器件的ReRAM存储器单元的可寻址阵列的集成电路布局。通过驱动配置可编程电路的开关晶体管，ReRAM存储器单元已被用作用户可编程集成电路的配置存储器。ReRAM存储器单元也已被用作集成电路中的随机存取存储器(RAM)。本发明涉及在集成电路中用作随机存取存储器(RAM)单元的ReRAM存储器单元，这些存储器单元必须被寻址并耦接到感测放大器以读取这些存储器单元包含的数据。

由于小几何晶体管器件诸如FinFET晶体管不能单独支持编程和擦除ReRAM器件所需的电压，因此两个FinFET晶体管已被串联放置在可寻址ReRAM存储器单元中。

首先参见图1、图2A和图2B，分别示出了现有技术ReRAM存储器阵列的部分10的示意图、图1所示的存储器阵列的部分10的布局的顶视图以及通过线2B-2B截取的图2A所示的存储器阵列的部分的布局的剖视图。在图1中，现有技术ReRAM存储器阵列的部分10包括六个ReRAM存储器单元(分别在附图标号12a至12f处以虚线指示)。ReRAM存储器单元12a、12b和12c位于阵列的第一列中，并且ReRAM存储器单元12d、12e和12f位于阵列的第二列中。本领域的普通技术人员将观察到，存储器单元12a至12f的布局为镜像配置。因此，在阵列的第一列中，存储器单元12a和12b彼此镜像，存储器单元12b和12c彼此镜像。类似的镜像存在于阵列的第二列中。

每个存储器单元12a至12f包括ReRAM器件和两个串联晶体管器件。将使用对应于这些电路元件设置在其中的存储器单元的字母后缀来指定这些电路元件。作为示例，ReRAM存储器单元12a包括ReRAM器件14a以及两个n沟道FinFET晶体管器件16a和18a，所述两个n沟道FinFET晶体管器件全部串联在第一公共偏置节点20-1和附图标号22-1处的与阵列的部分10的第一列相关联的第一位线BL0之间。在本文ReRAM器件的附图符号中使用的约定是：ReRAM器件的较宽端为器件的离子源侧，并且较窄端是通过固体电解质层与离子源分开的相对电极。为了编程ReRAM器件，即，为了将其设置为较低的电阻，以最大的正电势向ReRAM器件的较宽端施加编程电压。为了擦除ReRAM器件，即，为了将其设置为高的电阻，以最大的正电势向ReRAM器件的较窄端施加编程电压。

ReRAM存储器单元12b包括ReRAM器件14b以及两个n沟道FinFET晶体管器件16b和18b，所述两个n沟道FinFET晶体管器件全部串联连接在第二公共偏置节点20-2和第一位线22-1之间。ReRAM存储器单元12c包括ReRAM器件14c以及两个n沟道FinFET晶体管器件16c和18c，所述两个n沟道FinFET晶体管器件全部串联连接在第二公共偏置节点20-2和第一位线22-1之间。ReRAM单元12d、12e和12f类似地连接，不同的是它们分别连接在公共偏置节点20-1和20-2以及与阵列的部分10的第二列相关联的第二位线22-2之间。

阵列的每个行中的两个FinFET晶体管的栅极共同连接到字线。因此，FinFET晶体管16a和18a以及16d和18d一起连接到附图标号24处的字线WL0。字线24以两个区段示出，所述两个区段中的每个区段表示由例如金属或金属硅化物形成的栅极线，该栅极线延伸包含ReRAM存储器单元12a和12d的阵列中的行的长度。如连接26所示，这些栅极线被接合在一起。类似地，FinFET晶体管16b和18b以及16e和18e的栅极一起连接到附图标号28处的字线WL1。如连接30所示，这些栅极线被接合在一起。FinFET晶体管16c和18c以及16f和18f的栅极一起连接到附图标号32处的字线WL2。如连接34所示，这些栅极线被接合在一起。

现在参见图2A和图2B两者，示意图示出了用于ReRAM存储器单元(如图1A的那些)的集成电路中的具体实施的典型布局40。图2A和图2B中描绘的ReRAM阵列的部分在图1的虚线36内示出。因此，本领域的普通技术人员将会注意到，图2A和图2B中描绘的布局不包括图1中描绘的ReRAM单元12c和12f。其中图2A和图2B中描绘了图1中的元件，将使用与图1中的这些元件所用相同的附图标号来指定这些元件。

为简单起见，在图2A中表示为扩散部的第一翅片组42形成阵列的第一列的FinFET晶体管16a、18a、16b和18b的源极、漏极和沟道，并且第二翅片组44形成阵列的第二列中的FinFET晶体管16d、18d、16e和18e的源极、漏极和沟道。在图2A中的附图标号12a、12b、12d和12e处指示的虚线示出图1的ReRAM存储器单元12a、12b、12d和12e的位置。

栅极电极线46形成FinFET晶体管16a和16d的栅极并用作字线WL0。栅极线48形成FinFET晶体管18a和18d的栅极并且也用作字线WL0(如图1和图2A中的连接26所示)。栅极电极线50形成FinFET晶体管16b和16e的栅极并用作字线WL1。栅极电极线52形成FinFET晶体管18b和18e的栅极，并且也用作字线WL1(如图1和图2A中的连接30所示)。栅极电极线46、48、50和52由金属形成，如FinFET制造领域中已知的。

FinFET技术需要虚拟栅极电极来终止扩散区的端部以将其与邻接的扩散区域隔离。虚拟栅极电极与栅极电极线46、48、50和52同时且以相同方式形成，并被称为虚拟栅极电极，因为在这些栅极电极下方不形成晶体管。虚拟栅极电极线54提供设置在虚拟栅极电极线54上方的ReRAM器件14a、14d和ReRAM器件(未示出)之间的隔离。类似地，虚拟栅极电极线56提供设置在栅极电极线56下方的ReRAM器件14b、14e和ReRAM器件(未示出)之间的隔离。

图2B中的附图标号58指示栅极电极线46、48、50、54和56下方的栅介质层。触点60和62将栅极电极线46和48连接到将FinFET 16a和18a的栅极连接在一起的金属级0(M0)区段64(在图1中标识为接线连接26)。触点66和68将栅极线50和52连接到将FinFET 16b和18b的栅极连接在一起的M0区段70(在图1中标识为接线连接30)。

金属级0(M0)区段72-1通过图2B所示的触点74连接到翅片组42。触点76将M0区段72-1连接到金属级1(M1)区段78。触点80将M1区段78连接到金属级2(M2)区段82。图2A和图2B两者中所示的触点84将M2区段82连接到用作图1中的位线22-1的金属级3(M3)区段86。为避免使附图过度复杂化，金属区段78和82以及触点76和80未在图2A中示出。

金属层2区段88用作图1中的第一公共偏置节点20-1。触点90-1将M2区段88连接到图1的ReRAM 14a，如图2A所示，并且在图2B中也示出为包括离子源层92和固体电解质层94。本领域技术人员将理解，ReRAM器件是已知的并且比图2B所示更复杂。如图2B所示，ReRAM器件14a通过触点96连接到M1层区段98、通过触点100连接到M0区段102-1以及通过触点104而连接到FinFET晶体管16a。

金属层2区段106用作图1中的第二公共偏置节点20-2，触点90-2将M2区段106连接到图1的ReRAM 14b，如图2A所示，并且在图2B中也示出为包括离子源层108和固体电解质层110。本领域技术人员将理解，ReRAM器件是已知的并且比图2B所示更复杂。如图2B所示，ReRAM器件14b通过触点112连接到M1层区段114、通过触点116连接到M0区段102-2以及通过触点118而连接到FinFET晶体管16b。

为了编程图1中的存储器单元12a中的ReRAM器件14a，将正电压施加到字线WL0 24以接通晶体管16a和18a，并且在偏置线20-1和位线022-1之间施加电压，其中将更大的正电势施加到偏置线20-1。为了擦除图1中的存储器单元12a中的ReRAM器件14a，将正电压施加到字线WL0 24以接通晶体管16a和18a，并且在偏置线20-1和位线0 22-1之间施加电压，其中将更大的正电势施加到位线0 22-1。为了禁止存储器单元12b和12c中的ReRAM器件14b和14c的编程/擦除，断开字线WL1 28和WL232。为了禁止存储器单元12d、12e和12f中的ReRAM器件14d、14e和14f的编程/擦除，将位线1 22-2处的电压设置为与偏置线0 20-1相同的电压。

在用于编程ReRAM存储器单元(使用存储器单元12a作为示例)的偏置条件下，晶体管16a和18a处于提供电流限制的公共源极配置中。此外，由于晶体管16a和18a两者都被接通，因此在它们两端的电压接近零，从而导致这些晶体管上很小的应力或没有应力。在用于擦除ReRAM器件的相反方向上(使用存储器单元12a作为示例)不存在电流限制，因为所选择的ReRAM单元的FinFET晶体管都不接地(即，处于公共源极配置中)，并且ReRAM器件14a的变化的电阻将源极偏压置于晶体管16a和18a上，从而降低了晶体管的电流处理能力。此外，晶体管16a和18a两端存在比编程期间更高的电压，从而需要更多数量的FinFET晶体管来支持该电压。该要求限制了ReRAM存储器单元的面积最小化。

此外，ReRAM存储器单元需要约100μA或更大的编程电流和擦除电流。为了提供此类电流，编程和擦除路径必须具有足够低的阻抗以允许该量值的编程和擦除电流流动。随着器件尺寸减小，所使用的晶体管变得更小、更弱，并且需要更宽的金属线以提供必要的编程电势。此外，如上文相对于图2A所述，采用使用深亚微米线制造的ReRAM存储器单元的现有技术ReRAM存储器阵列(即，FinFET晶体管器件)需要采用附加虚拟栅极线(例如，图2A中的虚拟栅极线54和56)来终止单元之间的扩散区域的量化布局规则。

发明内容

根据本发明的一个方面，公开了一种ReRAM存储器阵列，所述ReRAM存储器阵列包括ReRAM单元的行和列。所述ReRAM单元的行和列中的每个ReRAM单元包括ReRAM器件、第一晶体管和第二晶体管；所述ReRAM器件具有离子源端和固体电解质端，所述离子源端耦接到与所述阵列的包含所述ReRAM器件的所述行相关联的偏置线；所述第一晶体管耦接在所述ReRAM器件的所述固体电解质端和与所述阵列的包含所述ReRAM单元的所述列相关联的位线之间，所述第一晶体管具有耦合到与包含所述ReRAM单元的所述行相关联的第一字线的栅极；所述第二晶体管耦接在所述ReRAM器件的所述固体电解质端和与所述阵列的包含所述ReRAM单元的所述列相关联的所述位线之间，所述第二晶体管具有耦接到与包含所述ReRAM单元的所述行相关联的第二字线的栅极。

根据本发明的另一方面，公开了一种用于包括ReRAM单元的行和列的ReRAM存储器阵列的布局。翅片组对于所述阵列的每个列形成于半导体基底中并且在第一方向上延伸。形成对于所述阵列的每个列以金属互连线的形式在所述第一方向上延伸的位线。形成对于所述阵列中的每个行在垂直于所述第一方向的第二方向上延伸的隔开的第一间字线和第二字线。所述第一字线在每个翅片组之上经过并与所述每个翅片组电绝缘，并且形成所述阵列的行中的ReRAM存储器单元中的第一晶体管的栅极。所述第二字线在每个翅片组之上经过并与所述每个翅片组电绝缘，并且形成所述阵列的所述行中的ReRAM存储器单元中的第二晶体管的栅极。存在对于所述阵列的每个行以金属互连线的形式在所述第二方向上延伸的偏置线。形成多个ReRAM存储器单元，每个ReRAM存储器单元位于所述阵列的行和列的交汇处，每个存储器单元包括ReRAM器件，所述ReRAM器件在所述第一字线和所述第二字线之间形成在所述翅片组之上，所述ReRAM器件具有固体电解质端和离子源端，每个ReRAM器件的所述固体电解质端在包含所述存储器单元的所述行的所述第一字线和所述第二字线之间的位置处电连接到所述阵列的包含所述存储器单元的所述列的所述翅片组的区域，每个ReRAM器件的所述离子源端电连接到包含所述存储器单元的所述行的所述偏置线。电连接到每个ReRAM器件的所述固体电解质端的所述翅片组的所述区域形成所述ReRAM单元中的所述第一晶体管和所述第二晶体管的公共漏极。所述一对间隔开的字线之外的所述翅片组的区域形成所述ReRAM单元中的所述第一晶体管和所述第二晶体管的单独源极区域，所述单独源极区域电连接到包含所述ReRAM存储器单元的所述行的所述偏置线。

根据本发明的另一方面，除了翅片组的端部区域之外，公开了一对间隔开的字线之外的翅片组的区域，并且所述一对间隔开的字线之外的所述翅片组的所述区域还形成包含与所述存储器单元相邻的所述ReRAM存储器单元的所述列中的另一个存储器单元中的第一晶体管和第二晶体管中的一者的公共源极区域。

附图说明

下面将参考实施方案和附图更详细地解释本发明，附图中示出：

图1是现有技术ReRAM存储器阵列部分的示意图；

图2A是图1所示的存储器阵列的部分的布局顶视图；

图2B是沿线2B-2B截取的图2A所示的存储器阵列的部分的布局剖视图；

图3是根据本发明的一个方面的ReRAM存储器阵列的部分的示意图；

图4A是图3所示的存储器阵列的部分的布局顶视图；

图4B是沿线4B-4B截取的图4A所示的存储器阵列的部分的布局剖视图；以及

图5是示出根据本发明的一个方面的典型ReRAM存储器阵列以及相关联的读取、写入和擦除控制电路的框图。

具体实施方式

本领域普通技术人员将认识到，本发明的以下描述仅是示例性的而非以任何方式进行限制。本发明的其他实施方案将易于向本领域技术人员提出。

现在参见图3，示意图示出了根据本发明的一个方面的ReRAM存储器阵列的部分120。图3的实施方案中的各种电路元件对应于图1的现有技术阵列中的电路元件，并且将使用与用于标识图1中的那些电路元件相同的附图标号来指代。每个存储器单元包括ReRAM器件以及第一FinFET晶体管器件和第二FinFET晶体管器件。将使用对应于这些电路元件设置在其中的存储器单元的字母后缀来指定这些电路元件。作为示例，ReRAM存储器单元12a包括ReRAM器件14a以及第一n沟道FinFET晶体管器件16a和第二n沟道FinFET晶体管器件18a。

在图3中，根据本发明的该例示性实施方案的ReRAM存储器阵列的部分120包括十二个ReRAM存储器单元(分别以虚线在附图标号12a至12l处指示)。ReRAM存储器单元12a、12b和12c在阵列的第一列中，ReRAM存储器单元12d、12e和12f在阵列的第二列中，ReRAM存储器单元12g、12h和12i在阵列的第三列中，并且ReRAM存储器单元12j、12k和12l在阵列的第四列中。

在图3的例示性实施方案中，阵列的每个行中的ReRAM器件使其离子源端耦接到与阵列的相应行相关联的偏置线。阵列部分的第一行中的ReRAM器件14a、14d、14g和14j的离子源端连接到第一偏置线BIAS 0122。阵列部分的第二行中的ReRAM器件14b、14e、14h和14k的离子源端连接到第二偏置线BIAS 1 124。阵列部分的第三行中的ReRAM器件14c、14f、14i和14l的离子源端连接到第三偏置线BIAS 2 126。

在阵列中的每个存储器单元中，第一FinFET晶体管和第二FinFET晶体管的漏极一起连接到ReRAM器件的固体电解质端。每个存储器单元中的第一FinFET晶体管和第二FinFET晶体管的源极一起连接到与存储器单元所位于的阵列的列相关联的位线。行中的第一FinFET晶体管中的全部第一FinFET晶体管的栅极连接到与该行相关联的第一字线，并且行中的第二FinFET晶体管中的全部第二FinFET晶体管的栅极连接到与该行相关联的第二字线。

在图3所描绘的阵列的部分120的第一行的第一列中，FinFET晶体管16a和18a两者连接在ReRAM器件14a的固体电解质端和与阵列的部分120的第一列相关联的第一位线(BL0)128之间。在图3所描绘的阵列120的部分120的第一行的第二列中，FinFET晶体管16d和18d两者连接在ReRAM器件14d的固体电解质端和与阵列的部分120的第二列相关联的第二位线(BL1)130之间。在图3所描绘的阵列的部分120的第一行的第三列中，FinFET晶体管16g和18g两者连接在ReRAM器件14g的固体电解质端和与阵列的部分120的第三列相关联的第三位线(BL2)132之间。在图3所描绘的阵列的部分120的第一行的第四列中，FinFET晶体管16j和18j两者连接在ReRAM器件14j的固体电解质端和与阵列的部分120的第四列相关联的第四位线(BL3)134之间。

第一FinFET晶体管16a、16d、16g和16j的栅极连接到字线WL0136。第二FinFET晶体管18a、18d、18g和18j的栅极连接到字线WL0A138。在阵列的第二行中，第一FinFET晶体管16b、16e、16h和16k的栅极连接到字线WL1 140。第二FinFET晶体管18b、18e、18h和18k的栅极连接到字线WL1A 142。在阵列的第三行中，第一FinFET晶体管16c、16f、16i和16l的栅极连接到字线WL2 144。第二FinFET晶体管18c、18f、18i和18l的栅极连接到字线WL2A 146。

在图4A和图4B中，顶视图和剖视图分别示出了图3所示的存储器阵列的部分120的例示性布局。图4B为沿线4B-4B截取的图4A所示的存储器阵列的部分的布局剖视图。图4A和图4B的实施方案中的电路元件中的一些对应于图2A和图2B的现有技术阵列中的电路元件，并且将使用与用于标识图2A和图2B中的那些电路元件相同的附图标号来指代。阵列部分120的列中的全部列是相同的，并且将仅详细描述第一列。

图4A和图4B中示出了仅ReRAM存储器单元12a、12d、12g和12j的一部分。ReRAM器件14a的离子源端148通过触点152连接到用作偏置0线122的金属级2(M2)区段150。ReRAM器件14a的离子源端154通过触点158连接到金属级1(M1)区段156。金属级1(M1)区段156通过触点162连接到金属级0(M0)区段160。金属级0(M0)区段160通过触点166连接到翅片164a的形成FinFET晶体管18a和FinFET晶体管16a两者的漏极的部分。

ReRAM器件14b的离子源端168通过触点172连接到用作偏置1线124的金属级2(M2)区段170。ReRAM器件14a的离子源端174通过触点178连接到金属级1(M1)区段176。金属级1(M1)区段176通过触点182连接到金属级0(M0)区段180。金属级0(M0)区段180通过触点184连接到翅片组164c的形成FinFET晶体管16b和FinFET晶体管18b两者的漏极的部分。

FinFET晶体管16b和18a的源极由翅片组164b的通过触点188连接到金属级0(M0)区段186的部分形成。金属级0(M0)区段186通过触点192连接到金属级1(M1)区段190。金属级1(M1)区段190通过触点196连接到金属级2(M2)区段194。金属级2(M2)区段194通过触点200连接到形成位线BL0 128的金属3区段198。栅极电极138是FinFET晶体管18a的栅极并且也是字线WL0A。栅极电极140是FinFET晶体管16b的栅极并且也是字线WL1。

ReRAM器件14c的离子源端202通过触点206连接到用作偏置2线126的金属级2(M2)区段204。ReRAM器件14a的离子源端208通过触点212连接到金属级1(M1)区段210。金属级1(M1)区段210通过触点216连接到金属级0(M0)区段214。金属级0(M0)区段214通过触点218连接到翅片组164e的形成FinFET晶体管16c和FinFET晶体管18c两者的漏极的部分。

FinFET晶体管16c和18b的源极由翅片组164d的通过触点222连接到金属级0(M0)区段220的部分形成。金属级0(M0)区段220通过触点226连接到金属级1(M1)区段224。金属级1(M1)区段224通过触点230连接到金属级2(M2)区段228。金属级2(M2)区段228通过触点232连接到形成位线BL0 128的金属3区段198。栅极电极142是FinFET晶体管18b的栅极并且也是字线WL1A。栅极电极144是FinFET晶体管16c的栅极并且也是字线WL2。

FinFET晶体管16d和18c的源极由翅片组164f的通过触点236连接到金属级0(M0)区段234的部分形成。金属级0(M0)区段234通过触点240连接到金属级1(M1)区段238。金属级1(M1)区段238通过触点244连接到金属级2(M2)区段242。金属级2(M2)区段242通过触点246连接到形成位线BL0 128的金属3区段198。栅极电极146是FinFET晶体管18c的栅极并且也是字线WL2A。

如前所述，字线对WL0和WL0A、WL1和WL1A以及WL2和WL2A连接在一起。这些连接在图4A中示出。金属区段256通过接触258连接到字线WL0A 138并且连接到字线WL0(均未在图4A中示出)。金属区段260通过触点262连接到字线WL1 140，并且通过触点264连接到字线WL1A 142。金属区段266通过触点268连接到字线WL2 144，并且通过触点270连接到字线WL2A 146。

如图4A所示，示出了存储器单元的附加三列，阵列部分120中的第二列形成在以附图标号248标识的包括存储器单元12d、12e和12f的翅片组上，阵列部分120中的第三列形成在以附图标记250标识的包括存储器单元12g、12h和12i的翅片组上，并且阵列部分120中的第四列形成在以附图标记252标识的包括存储器单元12j、12k和12l的翅片组上。阵列部分120的这些附加列的布局与图4B中以横截面详细示出的第一列的布局相同，并且将不再详细讨论。

表1示出了施加到ReRAM单元的连接以编程、擦除和读取图3的ReRAM存储器单元12b中的ReRAM器件14b的操作电压。图3中的其他ReRAM存储器单元在表1中被示出为未被选择。

在图3的实施方案中，并且如表1所反映，字线对WL0/WL0A连接在一起，字线对WL1/WL1A连接在一起，并且字线对WL2/WL2A连接在一起。这可以容易地通过沿着每个行以一定的间隔将形成这些字线对的栅极线接合在一起，如本领域中所公知的。

表1

本领域的普通技术人员将观察到，可同时编程或擦除图3的阵列的行中的多于一个ReRAM存储器单元，多至阵列的行中的所有ReRAM存储器单元。例如，如果位线BL3 134与位线BL0 128一起达到0V，则ReRAM存储器单元12h中的ReRAM器件14h可以与ReRAM存储器单元12b中的ReRAM器件14b同时被编程。因为偏置线BIAS 0 122、BIAS1 124和BIAS 2 126对于行是全局的，所以行中的ReRAM存储器单元中的ReRAM存储器单元可以同时被读取，因为当存储器阵列处于读取模式时，位线BL0 128、BL1 130、BL2 132和BL3 134中的全部位线都连接到感测放大器。

本发明的ReRAM单元和存储器阵列的优点在于，其消除了对虚拟栅极线的需要，如在采用FinFET晶体管器件的现有技术ReRAM存储器单元中那样，允许单元在集成电路管芯上占据与图1所示的现有技术相比更小的区域。此外，因为每个单元的FinFET晶体管器件16和18彼此并联，所以可在编程和擦除期间提供更多的驱动电流。本领域的技术人员将认识到，在编程和擦除期间向金属位线和偏置线呈现增加的应力，因此与现有技术相比，需要更宽的金属线和/或更短长度的金属偏置线和位线。此外，偏置线驱动器器件必须是电流驱动器件，以便防止编程期间出现过驱动，因此需要该偏置线驱动器器件是比正常字线驱动器更大的器件。

现在参见图5，框图示出了根据本发明的一个方面的典型ReRAM存储器阵列系统以及相关联的读取、写入和擦除控制电路。ReRAM存储器阵列系统280包括经由位线286驱动感测放大器电路284的ReRAM存储器阵列282。感测放大器电路可为任何类型的感测放大器电路，这取决于ReRAM存储器阵列282的读取模式操作期间位线286上存在的输出电压/电流。特定感测放大器电路的设计完全在本领域普通技术人员的范围内。感测放大器的输出呈现在输出线288上。

由编程/擦除/读取偏置生成电路290控制读取、编程(写入)和擦除ReRAM存储器阵列282中的存储器单元。编程/擦除/读取偏置生成电路290生成表1所示的电势，以操作ReRAM存储器阵列282的编程、擦除和读取模式。特定电路的设计将取决于所需的特定电势，并且完全在本领域的普通技术人员水平之内。操作ReRAM存储器阵列282的编程、擦除和读取模式所需的电势被驱动到ReRAM存储器阵列282中，以通过字线驱动器292、偏置线驱动器294和位线驱动器296操作ReRAM存储器阵列282的编程、擦除和读取模式。字线驱动器、偏置线驱动器和位线驱动器电路在本领域中是已知的，并且这些电路的特定实例容易被设计用于具有特定电压和电流要求的特定ReRAM存储器阵列。

编程/擦除控制器298通过以本领域已知的方式提供定时和其他控制来通过控制线300引导编程/擦除/读取偏置生成电路290的操作。本领域技术人员将理解，通过在禁用线302上断言来自编程/擦除控制器298的信号来在编程和擦除操作期间禁用感测放大器284。

虽然已经示出和描述了本发明的实施方案和应用，但是对于本领域技术人员来说显而易见的是，在不脱离本文的发明构思的情况下，可以进行比上述更多的修改。因此，除了所附权利要求的实质之外，本发明不受限制。