一种优化显示效果的GIP电路及驱动方法

技术领域

本发明涉及显示屏技术领域，尤其涉及一种优化显示效果的GIP电路及驱动方法。

背景技术

近年来，显示面板目前已进入产品多元化，由于产品的多样化应用与客端需求，显示面板在向着轻、薄、低功耗与低成本方面发展。

为了降低显示面板的制造成本并借以实现窄边框的目的，在制造过程中通常采用GIP(Gate in Panel，门面板)技术，直接将栅极电路(即GIP电路)集成于平板显示面板上。GIP电路的输出波形易受晶体管的漏电影响，从而导致GIP电路的输出波形出现失真的情况。失真的输出波形又会造成显示面板内显示区域的晶体管开启和关闭出现问题，从而导致显示面板的显示出现异常。

发明内容

为此，需要提供一种优化显示效果的GIP电路及驱动方法，解决GIP电路的输出波形易受晶体管的漏电影响的问题。

为实现上述目的，本实施例提供了一种优化显示效果的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14和电容；

所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号VGH，所述晶体管T1的输出端连接晶体管T2的控制端、晶体管T4的控制端、晶体管T5的输入端和晶体管T6的控制端；

所述晶体管T2的输入端连接电压信号VGH，所述晶体管T2的输出端连接到晶体管T10的输入端和晶体管T5的输出端相连接的线路上，所述晶体管T2的输出端还连接到晶体管T8的输出端和晶体管T11的输入端相连接的线路上；

所述晶体管T3的控制端连接时钟信号CK(n)，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T5的控制端、晶体管T6的输入端、晶体管T7的控制端和晶体管T10的控制端；

所述晶体管T4的输入端连接时钟信号CKn，所述晶体管T4的输出端连接晶体管T7的输入端和栅极线G(n)；

所述电容的第一极板连接晶体管T4的控制端，所述电容的第二极板连接到晶体管T4的输出端和晶体管T7的输入端之间的线路上；

所述晶体管T6的输出端连接电压信号VGL，所述晶体管T7的输出端连接电压信号VGL；

所述晶体管T8的控制端连接栅极线G(n+4)，所述晶体管T8的输入端连接到晶体管T4的控制端和晶体管T5的输入端相连接的线路上；

所述晶体管T9的控制端连接时钟信号CK(n+4)，所述晶体管T9的输入端连接晶体管T10的控制端，所述晶体管T9的输出端连接电压信号VGL；

所述晶体管T10的输出端连接电压信号VGL；

所述晶体管T11的控制端连接栅极线G(n+4)，所述晶体管T11的输出端连接电压信号VGL；

所述晶体管T12的控制端连接清零信号CLR，所述晶体管T12的输入端连接到晶体管T8的输入端和晶体管T4的控制端相连接的线路上，所述晶体管T12的输出端连接晶体管T13的输入端；

所述晶体管T13的控制端连接清零信号CLR，所述晶体管T13的输出端连接电压信号VGL；

所述晶体管T14的控制端连接清零信号CLR，所述晶体管T14的输入端连接栅极线G(n)，所述晶体管T14的输出端连接电压信号VGL。

进一步地，所述GIP电路通过所述栅极线G(n)连接显示屏上的画素。

进一步地，所述GIP电路为多个，所述画素为多个，多个的画素阵列排布在显示屏上，每个画素均连接一个所述电路的栅极线G(n)。

进一步地，所述显示屏为LCD的显示屏。

进一步地，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端和所述晶体管T14的输入端均为漏极。

进一步地，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述晶体管T14均为薄膜晶体管。

进一步地，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述晶体管T14均为耗尽型的晶体管。

本实施了还提供一种优化显示效果的GIP电路驱动方法，应用于上述任意一项实施例所述的一种优化显示效果的GIP电路，包括如下步骤：

在t1阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入低电位，时钟信号CK(n+4)写入高电位，栅极线G(n-4)写入高电位，栅极线G(n)写入低电位，栅极线G(n+4)写入低电位；

在t2阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入高电位，时钟信号CK(n+4)写入低电位，栅极线G(n-4)写入低电位，栅极线G(n)写入高电位，栅极线G(n+4)写入低电位；

在t3阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入低电位，时钟信号CK(n+4)写入高电位，栅极线G(n-4)写入低电位，栅极线G(n)写入低电位，栅极线G(n+4)写入高电位；

在t4阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入高电位，时钟信号CK(n+4)写入低电位，栅极线G(n-4)写入低电位，栅极线G(n)写入低电位，栅极线G(n+4)写入低电位。

其中，t1阶段、t2阶段、t3阶段和t4阶段是按自先而后的顺序排列，且相邻两个阶段之间具有间隔。

区别于现有技术，上述技术方案通过抑制晶体管T5、晶体管T8和晶体管T12的漏电流，使得Q点无漏电的路径，Q点电压不会发生衰减，进而使得栅极线G(n)的输出波形不会失真。本申请提供一个实现高清晰度的显示屏的解决方案，可以改善显示屏的显示品质，提升显示屏的观感，进而提高显示屏的竞争力。

附图说明

图1为本实施例所述GIP电路的结构示意图；

图2为本实施例所述GIP电路的时序图。

具体实施方式

为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。

请参阅图1至图2，本实施例一种优化显示效果的GIP电路，包括晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、晶体管T11、晶体管T12、晶体管T13、晶体管T14和电容。晶体管是作为开关，用于控制线路的连通或者关断。电容是两个相互靠近的导体，两个导体中间夹一层不导电的绝缘介质，电容用于储存电荷。所述晶体管T1的控制端连接栅极线G(n-4)，所述晶体管T1的输入端连接电压信号VGH，所述晶体管T1的输出端连接晶体管T2的控制端、晶体管T4的控制端、晶体管T5的输入端和晶体管T6的控制端。所述晶体管T2的输入端连接电压信号VGH，所述晶体管T2的输出端连接到晶体管T10的输入端和晶体管T5的输出端相连接的线路上，所述晶体管T2的输出端还连接到晶体管T8的输出端和晶体管T11的输入端相连接的线路上。所述晶体管T3的控制端连接时钟信号CK(n)，所述晶体管T3的输入端连接电压信号VGH，所述晶体管T3的输出端连接晶体管T5的控制端、晶体管T6的输入端、晶体管T7的控制端和晶体管T10的控制端。所述晶体管T4的输入端连接时钟信号CKn，所述晶体管T4的输出端连接晶体管T7的输入端和栅极线G(n)。所述电容的第一极板连接晶体管T4的控制端，所述电容的第二极板连接到晶体管T4的输出端和晶体管T7的输入端之间的线路上。所述晶体管T6的输出端连接电压信号VGL，所述晶体管T7的输出端连接电压信号VGL。所述晶体管T8的控制端连接栅极线G(n+4)，所述晶体管T8的输入端连接到晶体管T4的控制端和晶体管T5的输入端相连接的线路上。所述晶体管T9的控制端连接时钟信号CK(n+4)，所述晶体管T9的输入端连接晶体管T10的控制端，所述晶体管T9的输出端连接电压信号VGL。所述晶体管T10的输出端连接电压信号VGL。所述晶体管T11的控制端连接栅极线G(n+4)，所述晶体管T11的输出端连接电压信号VGL。所述晶体管T12的控制端连接清零信号CLR，所述晶体管T12的输入端连接到晶体管T8的输入端和晶体管T4的控制端相连接的线路上，所述晶体管T12的输出端连接晶体管T13的输入端。所述晶体管T13的控制端连接清零信号CLR，所述晶体管T13的输出端连接电压信号VGL。所述晶体管T14的控制端连接清零信号CLR，所述晶体管T14的输入端连接栅极线G(n)，所述晶体管T14的输出端连接电压信号VGL。

在晶体管T2的控制端、晶体管T5的输入端和晶体管T4的控制端的交汇处设置有Q点，在晶体管T3的输出端、晶体管T6的输入端、晶体管T5的控制端和晶体管T7的控制端的交汇处设置有P点。将Q点的电压上拉的有晶体管T1和晶体管T4，将Q点的电压下拉的有晶体管T5、晶体管T10、晶体管T8、晶体管T11、晶体管T12和晶体管T13。晶体管T5、晶体管T8和晶体管T12存在漏电流，会影响到栅极线G(n)的输出。

上述技术方案从晶体管T2的输出端出来的线路上设置有Qb点，通过引入Qb节点的电压，抑制晶体管T5、晶体管T8和晶体管T12的漏电流，使得Q点无漏电的路径，Q点电压不会发生衰减，进而使得栅极线G(n)的输出波形不会失真。本申请提供一个实现高清晰度的显示屏的解决方案，可以改善显示屏的显示品质，提升显示屏的观感，进而提高显示屏的竞争力。

在本实施例中，本申请的GIP电路是作用于显示屏的画素，每个画素一般由红蓝绿(RGB)三原色组成，每个像素上的每种颜色叫一个“子画素”。所述电路通过所述栅极线G(n)连接显示屏上的画素。所述画素为多个，多个的画素阵列排布在显示屏上。所述电路为多个，每个画素均连接一个所述电路的栅极线G(n)。GIP电路通过栅极线G(n-4)和栅极线G(n+4)连接到驱动ic中。驱动ic是显示屏成像系统的主要部分，是集成了电阻，调节器，比较器和功率晶体管等部件，驱动ic主要给画素提供补偿电流的作用。

在本实施例中，显示屏为LCD显示屏，LCD是Liquid Crystal Display的简称，中文为液晶显示器。LCD显示屏的优势是体积小、功耗低和高亮度。

在某些实施例中，显示屏为OLED显示屏，OLED是Organic Light-Emitting Diode的简称，中文为有机电激光显示或者有机发光半导体。OLED显示屏具有轻薄、响应快、清晰度高、柔性好、发光效率高等特点。

在本实施例中，晶体管作为一种可变电流开关，能够基于输入电压控制输出电流，本申请可以使用的晶体管有薄膜晶体管(Thin Film Transistor，缩写TFT)、MOS管(即金属-氧化物-半导体场效应管，缩写MOSFET)、结场效应管等。优选的，所述晶体管T1、所述晶体管T2、所述晶体管T3、所述晶体管T4、所述晶体管T5、所述晶体管T6、所述晶体管T7、所述晶体管T8、所述晶体管T9、所述晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述晶体管T14均为薄膜晶体管。

在本实施例中，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端和所述晶体管T14的输入端均为漏极。此时，上述14个晶体管的输出端为源极，上述14个晶体管的控制端为栅极。

在某些实施例中，所述晶体管T1的输入端、所述晶体管T2的输入端、所述晶体管T3的输入端、所述晶体管T4的输入端、所述晶体管T5的输入端、所述晶体管T6的输入端、所述晶体管T7的输入端、所述晶体管T8的输入端、所述晶体管T9的输入端、所述晶体管T10的输入端、所述晶体管T11的输入端、所述晶体管T12的输入端、所述晶体管T13的输入端和所述晶体管T14的输入端均为源极。此时，上述14个晶体管的输出端为漏极，上述14个晶体管的控制端为栅极。

GIP电路的晶体管在制程因素的影响下可能会变为耗尽型的晶体管，因为耗尽型的晶体管易受漏电的影响，并进一步使GIP电路的输出波形出现异常。在优选的实施例中，晶体管T1、晶体管T2、晶体管T3、晶体管T4、晶体管T5、晶体管T6、晶体管T7、晶体管T8、晶体管T9、晶体管T10、所述晶体管T11、所述晶体管T12、所述晶体管T13和所述晶体管T14均为耗尽型的晶体管。

本实施例还提供一种优化显示效果的GIP电路驱动方法，应用于上述任意一项实施例所述的一种优化显示效果的GIP电路，一种优化显示效果的GIP电路驱动方法包括如下步骤：

在t1阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入低电位，时钟信号CK(n+4)写入高电位，栅极线G(n-4)写入高电位，栅极线G(n)写入低电位，栅极线G(n+4)写入低电位。

在t2阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入高电位，时钟信号CK(n+4)写入低电位，栅极线G(n-4)写入低电位，栅极线G(n)写入高电位，栅极线G(n+4)写入低电位。

在t3阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入低电位，时钟信号CK(n+4)写入高电位，栅极线G(n-4)写入低电位，栅极线G(n)写入低电位，栅极线G(n+4)写入高电位。

在t4阶段，电压信号VGH写入高电位，电压信号VGL写入低电位，时钟信号CK(n)写入高电位，时钟信号CK(n+4)写入低电位，栅极线G(n-4)写入低电位，栅极线G(n)写入低电位，栅极线G(n+4)写入低电位。

其中，t1阶段、t2阶段、t3阶段和t4阶段是按自先而后的顺序排列，且相邻两个阶段之间具有间隔，这四个阶段的时序图如图2所示。

需要说明的是，电压信号VGH是直流高电压，我们可以设定电压信号VGH为15V(伏)。电压信号VGL是直流低电压，我们可以设定电压信号VGL为-10V(伏)。时钟信号CKn与时钟信号CK(n+4)的高电位是VGH电位，时钟信号CKn与时钟信号CK(n+4)的低电位是VGL电位。

需要说明的是，图2上的Vg(n)指的是栅极线G(n)的电位，其他的栅极线也是如此。

具体的，请参阅图1和图2，在此说明GIP电路的驱动过程：

在t1阶段时，栅极线G(n-4)为高电位，T1打开，Q点开始充电。由于晶体管T2和晶体管T6的作用，Qb点的电位为H(H代表VGH电位)，P点的电位为L(L代表VGL电位)。此时晶体管T5、晶体管T8、晶体管T12的栅源电压Vgs为P点的VGL减去Qb点的VGH，即晶体管T5、晶体管T8、晶体管T12的栅源电压Vgs＝P(VGL)-Qb(VGH)，此栅源电压Vgs的电位远小于0电位，故Q点的漏电流被抑制住。

在t1阶段和t2阶段之间的间隔时，栅极线G(n-4)为低电位，此时晶体管T1处于关闭状态，Q点保持为漂移(floating)状态，晶体管T4打开，此时由于Ckn维持低电位，故栅极线G(n)的电位也为低电位。

在t2阶段时，时钟信号Ckn的电位由低电位转为高电位，此时由于电容C1的存在，Q点的电位因电容耦合效应变得更高，晶体管T4打开的更好，栅极线G(n)的输出波形也传输得更好。由于Q点的电压变得更高，故晶体管T2也打开得更好，Qb点的电位也得到提高。值得注意的是，此时晶体管T3打开，原本P点应该为高电位，但是由于此时Q点为高电位，晶体管T6处于开启状态，因此P点还是维持在低电位。

在t2阶段和t3阶段之间的间隔时，时钟信号Ckn的电位由高电位变为低电位，此时由于电容的存在，Q点的电位因电容耦合效应变回原来的H准位，晶体管T4还是开启的状态。同时由于Q点回到原来的H准位，故Qb的准位也下降为原来的准位。

在t3阶段，此时栅极线G(n+4)为高电位，晶体管T8和晶体管T11处于开启状态，Q点的电位通过此路径得以放电。由于时钟信号Ckn+4为高电位，故晶体管T9打开，P点还是维持VGL准位，此时由P点控制的晶体管T5、晶体管T10、晶体管T7均处于关闭状态。

在t4阶段，此时时钟信号Ckn由低电位变为高电位，晶体管T3开启，P点由于晶体管T3的开启变为高电位，晶体管T5、晶体管T10和晶体管T7处于开启状态，分别给Q点和栅极线G(n)点放电，栅极线G(n)的输出波形不会失真。

本驱动方法通过改善Q点下拉晶体管的漏电路径来维持Q点的电压准位，使得Q点的电压不衰减，可以改善GIP电路的输出波形，节约了GIP电路的材料的成本，提高显示屏的显示品质。

需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。